JP2012044063A - 半導体モジュール、通信モジュール、及び実装部品 - Google Patents

Abstract

【課題】ＧＮＤパターンの共振による受動素子の動作への悪影響を低減できる半導体モジュール及び該半導体モジュールに使用可能な実装部品の提供。
【解決手段】半導体回路基板１がフリップチップ接合された半導体装置２を実装基板３に接合した半導体モジュール１０であり、半導体装置１は、基板５の一面５ａ上に、第一導体層６、第一誘電体層７、信号配線パターンをなす第二導体層８、第二誘電体層９、が順に積層されてなり、第一バンプ１２を介して、第二導体層８と半導体回路基板１とが電気的に接続されており、半導体装置２は、第一誘電体層７又は第二誘電体層９上にパッド部１３を複数備え、個々のパッド部１３と第一導体層６とが第一導電部１４によって電気的に接続され、個々のパッド部１３に配した第二バンプ１５を介して、実装基板３の一面３ａに設けられた第三導体層４と第一導体層６とが電気的に接続された半導体モジュール１０。
【選択図】図１

Description

本発明は、半導体モジュール、アンテナを装着した通信モジュール、及び該半導体モジュールの実装部品に関する。より詳しくは、フリップチップ接合した半導体装置を実装した半導体モジュール、該半導体モジュールを搭載し、アンテナを装着した通信モジュール、及び受動素子内蔵基板を有する半導体装置を該半導体モジュールに実装するための実装部品に関する。

半導体回路の集積密度の増加に伴い、半導体パッケージにおいては、多ピン化及び狭ピッチ化が求められている。これに伴い、ＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）等のような小型のパッケージが実用化されている。

また、扱われる信号周波数についても、携帯電話、無線ＬＡＮ、ＩＴＳ（Intelligent Transport Systems）等で主流の数ＧＨｚから、固定無線中継局、衛星通信等に使用される準ミリ波帯や、自動車衝突防止レーダー、非圧縮動画伝送等に使用されるミリ波帯へと、高周波化が進んでいる。

従来、準ミリ波帯やミリ波帯に使用されるＩＣは専らＧａＡｓ等の化合物半導体を用いたＭＭＩＣ（Monolithic Microwave Integrated Circuits）であった。ＭＭＩＣは、ＧａＡｓ基板に能動素子及び受動素子を一体化して形成したものであり、配線には金が用いられている。
しかしながら、ＭＭＩＣでは、高価な化合物半導体回路基板上のほとんどの面積を電力分配回路や合成回路、給電回路などの受動素子（受動回路素子）が占めており、コストが高く、民生市場に進出が難しいという問題を有している。

近年においては、ＣＭＯＳ技術を用いたミリ波帯ＩＣの検討が盛んに行われており、実用化が近づいている（例えば、非特許文献１及び２参照）。ＣＭＯＳ技術は、上述したＭＭＩＣとは異なり、誘電体（ＳｉＯ_２）が薄く、微細加工（最小Ｌ／Ｓ ０．２５μｍ／０．２５μｍ）が可能であることから、受動素子のサイズも小さくすることができるという利点がある。

また、半導体の実装方法としては、デジタルＩＣ等に多用されるワイヤボンド接続と比較して接続部を短縮できる、フリップチップ実装がある（例えば、特許文献１参照）。この実装方法は、接続に起因する寄生インダクタンス成分による設計の破綻や反射損失の増加を防ぐことができるため、高周波領域において非常に有望な半導体実装技術といえる。

特開２００８−１４１２１５号公報

Huei wang, "Development of Silicon-based Millimeter-wave Ics at National Taiwan University（MWE2008ダイジェスト） Yoichi Kawano, Toshihide Suzuki, Masaru Sato, Tatusya Hirose, Kazuhiyo Joshin, "A 77GHz Transceiver in 90nm CMOS"

図１２に、フリップチップ実装の例として、基板１０２に半導体回路基板（ＣＭＯＳ−ＩＣ）１０１がフリップチップ実装された半導体装置１００を示す。Ｓｉやガラスからなる基板１０２には、ＧＮＤ層（グラウンド層）１０３、第一誘電体層１０４、配線層１０５、第二誘電体層１０６が順に積層されている。第二誘電体層１０６は、配線層１０５の一部が露呈する開口部を備え、該配線層１０５の露呈部に配した金属薄膜１０７及びバンプ１０８を介して、半導体回路基板１０１と配線層１０５とが電気的に接続されている。また、配線層１０５と電気的に接続されたバラン１０９及びカプラ１１０が配されている。

ところで、図１２に示すような半導体モジュールにおいて、バラン１０９及びカプラ１１０等の受動素子の配線長は波長の１／４の長さを基本として構成されるので、ＧＮＤ層１０３のＧＮＤパターンのサイズが波長程度の大きさになる。このため、ＧＮＤパターンにおける種々の共振が誘起されて、前記受動素子の動作に悪影響を与えることがある。

前記共振が誘起される例を、単純化したマイクロストリップラインにおけるシミュレーション結果を用いて説明する。
図１３に示すマイクロストリップライン２００は、２．７ｍｍ×１．３ｍｍのＧＮＤ面２０１上に、２０μｍ厚のポリイミドからなる誘電体層２０２および全長１．２ｍｍ（線路幅４５μｍ）の信号配線２０３が順に積層された構成を有する。

図１４は、マイクロストリップライン２００におけるＧＮＤ面２０１の機能が安定である場合の信号配線２０３の良好なシミュレーション特性(S21 vs Frequency）である。
一方、図１５は、該ＧＮＤ面２０１の機能が不安定な場合の信号配線２０３の異常なシミュレーション特性(S21 vs Frequency）である。２８ＧＨｚ付近にＳ２１の大きな落ち込みが見られ、伝送線路の特性として極めて異常な状態である。

ＧＮＤ面２０１の機能が不安定になるのは、図１６及び１７に示すような共振が誘起されるためである。該共振は、高周波の波長がＧＮＤ面２０１のサイズ程度であると誘起されて、信号配線２０３の特性に悪影響を及ぼす。

図１６及び１７は、ポリイミド樹脂からなる基板（２０μｍ厚）上に設けられた３ｍｍ角のＧＮＤパターンの共振モードを、電界ベクトルで描画した図である。この結果は、３次元電磁界シミュレーターＨＦＳＳの固有値解析によって得た。
図１６は、３８ＧＨｚで誘起される共振モードであり、ＧＮＤパターンの対角線に波が１波長乗っていると解される。図１７は、４２ＧＨｚで誘起される共振モードであり、ＧＮＤパターンの一辺に波が半波長乗っていると解される。

本発明は、上記事情に鑑みてなされたものであり、ＧＮＤパターンの共振による受動素子の動作への悪影響を低減できる半導体モジュール及び該半導体モジュールに使用可能な実装部品の提供を課題とする。

本発明の請求項１に記載の半導体モジュールは、半導体回路基板がフリップチップ接合された半導体装置を、実装基板に接合した半導体モジュールであって、前記半導体装置は、基板の一面上に、第一導体層、第一誘電体層、信号配線パターンをなす第二導体層、第二誘電体層、が順に積層されてなり、前記第二誘電体層は、前記第二導体層の一部が露呈する開口部を備え、前記第二導体層の露呈部に配した金属薄膜及び第一バンプを介して、前記第二導体層と前記半導体回路基板とが電気的に接続されており、前記半導体装置は、前記第一誘電体層又は前記第二誘電体層上にパッド部を複数備え、個々のパッド部と前記第一導体層とが第一導電部によって電気的に接続され、前記個々のパッド部に配した第二バンプを介して、前記実装基板の一面に設けられた第三導体層と前記第一導体層とが電気的に接続されたことを特徴とする。
本発明の請求項２に記載の半導体モジュールは、請求項１において、前記実装基板の一面は、前記半導体回路基板と対向する位置に凹部を有することを特徴とする。
本発明の請求項３に記載の半導体モジュールは、請求項１又は２において、前記実装基板の他面に配された第四導体層と前記第三導体層とが第二導電部を介して電気的に接続されていることを特徴とする。
本発明の請求項４に記載の半導体モジュールは、請求項１〜３のいずれか一項において、前記パッド部及び第二バンプが、前記信号配線パターンで囲まれたエリアに配されたことを特徴とする。
本発明の請求項５に記載の半導体モジュールは、請求項１〜４のいずれか一項において、前記パッド部に対して、前記第一導電部が複数配置されていることを特徴とする。
本発明の請求項６に記載の半導体モジュールは、請求項１〜５のいずれか一項において、前記第一導体層と第一誘電体層との間に、１乃至複数の第三誘電体層を積層したことを特徴とする。
本発明の請求項７に記載の通信モジュールは、請求項１〜６のいずれか一項に記載の半導体モジュールを搭載したことを特徴とする。
本発明の請求項８に記載の実装部品は、第三導体層が設けられた実装基板の一面に実装される実装部品であって、前記実装部品は、基板の一面上に、第一導体層、第一誘電体層、信号配線パターンをなす第二導体層、第二誘電体層が、順に積層されてなり、前記第二誘電体層は、前記第二導体層の一部が露呈する開口部を備え、前記第二導体層の露呈部には、前記第二導体層と前記半導体回路基板とを電気的に接続することが可能な金属薄膜及び第一バンプが設けられており、前記実装部品は、前記第一誘電体層又は前記第二誘電体層上にパッド部を複数備え、個々のパッド部と前記第一導体層とが第一導電部によって電気的に接続され、前記個々のパッド部には、前記第三導体層と電気的に接続することが可能な第二バンプが設けられていることを特徴とする。
本発明の請求項９に記載の実装部品は、請求項８において、前記パッド部及び第二バンプが、前記信号配線パターンで囲まれたエリアに配されたことを特徴とする。
本発明の請求項１０に記載の実装部品は、請求項８又は９において、前記パッド部に対して、前記第一導電部が複数配置されていることを特徴とする。
本発明の請求項１１に記載の実装部品は、請求項８〜１０のいずれか一項において、前記第一導体層と前記第一誘電体層との間に、１乃至複数の第三誘電体層を積層したことを特徴とする。

本発明の半導体モジュールによれば、半導体装置を構成する第一導体層のＧＮＤパターンに、共振が誘起されたとしても、該第一導体層と半導体モジュールの実装基板に設けられた第三導体層とが電気的に接続されていることにより、該共振が速やかに解消されるので、実質的に該共振が誘起されることを抑制することができる。この結果、半導体装置の信号配線パターンをなす第二導体層に電気的に接続された受動素子等の動作に対して、前記共振が悪影響を及ぼすことを防ぐことができる。
本発明の通信モジュールによれば、半導体装置を構成する第一導体層のＧＮＤパターンに、共振が誘起されたとしても、該第一導体層と半導体モジュールの実装基板に設けられた第三導体層とが電気的に接続されていることにより、該共振が速やかに解消されるので、実質的に該共振が誘起されることを抑制することができる。この結果、半導体装置の信号配線パターンをなす第二導体層に電気的に接続されたアンテナ等の動作に対して、前記共振が悪影響を及ぼすことを防ぐことができる。
また、本発明の実装部品によれば、実装部品を構成する第一導体層のＧＮＤパターンに、共振が誘起されたとしても、該第一導体層と実装基板に設けられた第三導体層とが電気的に接続されていることにより、該共振が速やかに解消されるので、実質的に該共振が誘起されることを抑制することができる。この結果、実装部品の信号配線パターンをなす第二導体層に電気的に接続された受動素子等の動作に対して、前記共振が悪影響を及ぼすことを防ぐことができる。

本発明にかかる半導体モジュールの第一実施形態の上面図（ａ）及び断面図（ｂ）である。 本発明にかかる半導体モジュールにおける第一導体層と第二バンプとを電気的に接続する導電部の構成の一例を示す断面図である。 本発明にかかる半導体モジュールにおける第一導体層と第二バンプとを電気的に接続する導電部の構成の別の一例を示す断面図である。 本発明にかかる半導体モジュールの第二バンプを搭載するパッド部に対して、複数の導電部を設けた例を示す上面図である。 本発明にかかる半導体モジュールの一例の上面図である。 本発明にかかる半導体モジュールの一例の上面図である。 本発明にかかる半導体モジュールの第二実施形態の上面図（ａ）及び断面図（ｂ）である。 本発明にかかる半導体モジュールの第三実施形態の上面図（ａ）及び断面図（ｂ）である。 本発明にかかる通信モジュールの第一実施形態の上面図（ａ）及び断面図（ｂ）である。 本発明にかかる通信モジュールの第二実施形態の上面図（ａ）及び断面図（ｂ）である。 本発明にかかる実装部品の第一実施形態の断面図である。 半導体装置における半導体回路基板のフリップチップ実装の一例を示す斜視図（ａ）と、斜視図のＤ−Ｄ線に対応する断面図（ｂ）である。 シミュレーションに使用したマイクロストリップラインの断面図である。 信号配線の良好なシミュレーション特性(S21 vs Frequency）を示すグラフである。 信号配線の異常なシミュレーション特性(S21 vs Frequency）を示すグラフである。 ＧＮＤパターン上に誘起される共振モードの一例を電界ベクトルで描画した図である。 ＧＮＤパターン上に誘起される共振モードの別の一例を電界ベクトルで描画した図である。

＜半導体モジュールの第一実施形態＞
以下、好適な実施の形態に基づき、図面を参照して本発明を説明する。
図１は、本発明にかかる半導体モジュールの第一実施形態である半導体モジュール１０Ａ（１０）の上面図（ａ）および該上面図（ａ）のＡ−Ａ線における断面図（ｂ）である。なお、上面図（ａ）において、実装基板３は２点鎖線で描いてある。つまり、存在する実装基板３を、透明なものとして描いてある。

半導体モジュール１０Ａは、半導体回路基板１がフリップチップ接合された半導体装置２を、実装基板３に接合した半導体モジュールであって、半導体装置２は、Ｓｉからなる基板５の一面５ａ上に、第一導体層６、第一誘電体層７、信号配線パターンをなす第二導体層８、第二誘電体層９、が順に積層されてなる（図１(ｂ)）。

第二誘電体層９は、第二導体層８の一部が露呈する開口部Ｓを備え、第二導体層８の露呈部に配した金属薄膜１１及び第一バンプ１２を介して、第二導体層８と半導体回路基板１とが電気的に接続されており、半導体装置２は、第一誘電体層７上にパッド部１３を複数備え、個々のパッド部１３と第一導体層６とが第一導電部１４によって電気的に接続され、個々のパッド部１３に配した第二バンプ１５を介して、樹脂からなる実装基板３の一面３ａに設けられた第三導体層４と第一導体層６とが電気的に接続されている。

基板５は、表面に窒化膜や酸化膜（不図示）を有するシリコンが入手が容易である観点から好ましいがこれに限ることはなく、例えば、ガラス（ＳｉＯ_２）から構成されていてもよい。
基板５の厚さは特に制限されず、１００μｍ〜５００μｍが好適である。

第一導体層６は、本実施形態においてはＧＮＤ層（グランド層）であり、ＣｕやＡｌ等からなることが好ましい。第一導体層６の厚みは、表皮深さの２倍程度以上が好ましい。
ここで、表皮深さは、透磁率μ、導電率σの導体においては、周波数ｆＨｚのときに、１／√（πｆμσ）で定義される。よって、６０ＧＨｚにおいて、Ｃｕの表皮深さは約０．２７μｍとなる。以上より、第一導体層６の厚みは１μｍ以上であることが好ましい。
また、表面の凹凸を光沢めっき法や化学機械研磨等で平坦にすることが好ましい。

第二導体層８、第三導体層４、及び後述する第四導体層３１も、第一導体層６と同様にＣｕやＡｌ等から構成されることが好ましい。厚みに関しては、やはり１μｍ以上であることが好ましい。

第一誘電体層７、及び第二誘電体層９は、例えば感光性樹脂をスピンコート法によって、塗布、硬化して形成することができる。誘電体としては、フッ素樹脂やポリイミド系樹脂、ポリイミド、ＢＣＢ（ベンゾシクロブテン）、スピンオンポリマー等を採用することができる。誘電体層の厚みとしては、１０μｍ〜４０μｍが好適である。

第一バンプ１２は、金スタッドバンプや、めっきにより形成した柱状の銅バンプの先端に柱状の金バンプやはんだバンプを成長させたもの、又はめっきにより柱状に金バンプを成長させたものが好ましい。
第二バンプ１５、後述する第三バンプ１７及び第四バンプ１９は、通常のはんだバンプが適用できる。

金属薄膜１１の材料としては、Ｎｉ、Ａｕ等が挙げられる。第一バンプ１２が金からなるバンプである場合、該バンプと第二導体層８とを強固に接合する観点から、金属薄膜１１はＮｉ／Ａｕであることが好ましい。
金属薄膜１１は、スパッタ法、蒸着法等の公知の成膜方法で形成できる。金属薄膜１１の厚さは特に制限されず、通常１０ｎｍ〜５００ｎｍの範囲でよい。

第一導電部１４としては、パッド部１３と第一導体層６とを電気的に接続しうるものであれば特に制限されない。例えば、図１（ｂ）に示すように、第一誘電体層７を貫通するビア（貫通配線）が挙げられる。

図１（ｂ）のように、第二バンプ１５が配されるパッド部１３が、第一誘電体層７上に備えられている場合には、パッド部１３直上の第二誘電体層９は除かれて、該パッド部１３の少なくとも一部が露呈する。露呈されたパッド部１３上に第二バンプ１５が配される。

一方、図２のように、パッド部１３は第二誘電体層９上に備えられていてもよい。この場合にも、該パッド部１３と第一導体層６とが第一導電部１４によって電気的に接続され、該パッド部１３に配した第二バンプ１５を介して、実装基板３の一面３ａに設けられた第三導体層４と第一導体層６とが電気的に接続される。
また、図２に示すように、第二誘電体層９上のパッド部１３以外の領域に、別の誘電体層Ｍが設けられても良い。

パッド部１３が第二誘電体層９上に備えられ、第一導電部１４としてビアが用いられる場合には、該第一導電部１４であるビアは、第一誘電体層７及び第二誘電体層９を貫通して、該パッド部１３と第一導体層６とが電気的に接続するように設けられる。
例えば、図２に示すように、第一誘電体層７を貫通する第一ビア１４ａ、第一誘電体層７上に配された中間配線１４ｂ、および第二誘電体層９を貫通する第二ビア１４ｃが電気的に接続されてなる第一導電部１４の構成が挙げられる。

さらに、図３に示すように、パッド部１３は第二誘電体層９の凹部に備えられていてもよい。この場合にも、パッド部１３は第二誘電体層９の上（表面上）に備えられていると解される。該パッド部１３と第一導体層６とが第一導電部１４によって電気的に接続され、該パッド部１３に配した第二バンプ１５を介して、実装基板３の一面３ａに設けられた第三導体層４と第一導体層６とが電気的に接続される。
例えば、図３に示すように、第一誘電体層７を貫通する第一ビア１４ａ、および第二誘電体層９内部に配された第二ビア１４ｃが電気的に接続されてなる第一導電部１４の構成が挙げられる。

パッド部１３に電気的に接続する第一導電部１４の個数は、１個に制限されず、複数個設けてもよい。例えば図４に示すように、１個のパッド部１３に対して８個の第一導電部１４（ビア）を設けた構成が挙げられる。個々の第一導電部１４は、それぞれ第一導体層６に電気的に接続されている。このように、１個のパッド部１３に対して、複数の第一導電部１４を配することによって、パッド部１３に配された第二バンプ１５の電気的接続をより強固にできるので好ましい。

第一導体層６は、基板５の一面５ａの全面に配されたＧＮＤ面（ＧＮＤ層）である。第二導体層８は信号配線パターンを形成し、第一導体層６および第二導体層８がマイクロストリップラインを構成する。

第二導体層８は信号配線パターンを形成する。該信号配線パターンは、伝送線路の他に、カプラ、バラン、フィルター等の受動素子を構成する。また、第二導体層８は、高周波を伝送する信号線路以外に、デジタル信号や電源信号を伝送する配線を構成してもよい。

図１（ａ）では、第二導体層８からなる信号配線パターンの一部として、カプラ１６が設けられている。カプラ１６の端部にはパッド部（不図示）が設けられ、該パッド部上に第三バンプ１７が配されている。第三バンプ１７は、第二バンプ１５と同様に、第二誘電体層９が除かれた位置に配されており、実装基板３との電気的接続を介する。

また、第二導体層８からなる信号配線パターンの一部として、デジタル信号や電源信号を伝送する配線１８が複数設けられている。配線１８の端部にはパッド部（不図示）が設けられ、該パッド部上に第四バンプ１９が配されている。第四バンプ１９は、第二バンプ１５と同様に、第二誘電体層９が除かれた位置に配されており、実装基板３との電気的接続を介する。

第二バンプ１５を介して第一導体層６とＧＮＤパターンを形成する第三導体層４とが電気的に接続されることにより、第一導体層６からなるＧＮＤ面に誘起される共振を抑制（解消）することができる。この結果、該共振が、半導体装置２に設けられた受動素子等の動作に悪影響を及ぼすことを防止できる。

前記共振は、高周波の波長がＧＮＤ面のサイズと同程である場合に誘起される。半導体モジュール１０の用途に応じて所望の波長の高周波が使用されるため、波長が異なると、誘起される共振モードの姿態も異なる。したがって、本発明の半導体モジュールが広い周波数帯域に対応するためには、後述するように、第二バンプ１５を複数配することが好ましい。

また、半導体装置２で使用する予定の周波数において、共振が誘起されることが予めシミュレーション等で予測される場合には、第一導体層６と第一誘電体層７との間に、１層または２層以上の第三誘電体層を追加して積層することもできる。第三誘電体層を設けることにより、共振を誘起する周波数を若干高周波数側にシフトさせることができる。これにより、使用する予定の周波数によって誘起されうる共振を、半導体モジュールの設計段階で予め減じることができるので好ましい。追加して積層した第三誘電体層上には、中間配線等を構成する導体層を配してもよい。

第二バンプ１５が半導体装置２における基板５の一面５ａ側に配される個数は、半導体回路基板１を実装基板３に安定に接合する観点および前記共振を十分に抑制する観点から、２個以上であることが好ましく、多い個数であるほどより好ましい。個数の上限は、第二バンプ１５を配しうるスペースの大きさによる。

第二バンプ１５が半導体装置２における基板５の一面５ａ側に配される位置（配置）は、基板５の上面側から見て、ＣＭＯＳ−ＩＣ等の半導体回路基板１が接合された位置および受動素子が設けられた位置を避ける位置であれば特に制限されない。ただし、前記共振を十分に抑制する観点から、複数の第二バンプ１５が互いになるべく離れて、且つ、均等に配置される位置が好ましい。
前記共振は、通常、前記ＧＮＤ面の全面において、高周波の波長に依存する固有の周期で誘起される。このため、該ＧＮＤ面の一極に集中して第二バンプ１５を配するよりは、該ＧＮＤ面の全面に均等配置する方が該共振を抑制する効果が高い。

第二バンプ１５の配置の他の具体例を、図５及び６に示す。
図５は、半導体モジュール１０Ｂ（１０）の上面図である。半導体モジュール１０Ａと同じ構成には同じ符号を付してある。
半導体モジュール１０Ｂでは、第一誘電体層７において、信号配線パターンであるカプラ１６で囲まれたエリア２１にパッド部（不図示）が設けられ、該パッド部上に第二バンプ１５が配されている。

前記信号配線パターンで囲まれたエリアは、カプラ１６に囲まれたエリア（領域）２１に限られない。別の信号配線パターンで囲まれたエリアの例として、図６に示す半導体モジュール１０Ｃのエリア２３が挙げられる。
図６は、半導体モジュール１０Ｃ（１０）の上面図である。半導体モジュール１０Ａと同じ構成には同じ符号を付してある。
半導体モジュール１０Ｃでは、カプラ１６の代わりにバラン２２が配されている。また、第一誘電体層７において、バラン２２で囲まれたエリア２３にパッド部（不図示）が設けられ、該パッド部上に第二バンプ１５が配されている。

図５及び６に示したように、受動素子等の信号配線パターンで囲まれたエリア２１，２３にパッド部１３及び第二バンプ１５を配置することによって、基板５の一面５ａ側に多数の第二バンプ１５を配置することができ、前記共振をより十分に抑制することができる。

実装基板３は、樹脂からなるものが好ましい。該樹脂としては、例えばテフロン（登録商標）等のフッ素樹脂、ポリイミド系樹脂、ＦＲ４等のガラスエポキシ樹脂などを用いることができる。実装基板３の厚さは特に制限されないが、５０μｍ〜２００μｍが好適である。

実装基板３の一面３ａに配された第三導体層４は、ＣｕやＡｌ等から構成されることが好ましく、その厚みは１μｍ以上であることが好ましい。
第三導体層４は、グランドとして機能するＧＮＤパターンである。第二バンプ１５を介して半導体装置２のＧＮＤ面である第一導体層６と電気的に接続される。

第二バンプ１５の大きさは、フリップチップ接合する半導体回路基板１の厚さに応じて適宜調整される。半導体回路基板１は、予めバックグラインドによって厚みを減じておくことが好ましい。

＜半導体モジュールの第二実施形態＞
図７は、本発明にかかる半導体モジュールの第二実施形態である半導体モジュール２０Ａ（２０）の上面図（ａ）および該上面図（ａ）のＡ−Ａ線における断面図（ｂ）である。図１に示した半導体モジュール１０Ａと同様の構成には、同じ符号を付してある。なお、上面図（ａ）において、実装基板３は２点鎖線で描いてある。つまり、存在する実装基板３を、透明なものとして描いてある。

半導体モジュール２０Ａが半導体モジュール１０Ａと異なる点は、実装基板３の一面３ａが、半導体回路基板１と対向する位置に凹部Ｔを有する点である。

実装基板３に設けられた凹部Ｔの内部には、半導体回路基板１の少なくとも一部を収めることができる。このため、半導体回路基板１が厚い場合であっても、基板５と実装基板３との間に該半導体回路基板１を収めることができる。

凹部Ｔの深さとしては、実装基板３の厚みにもよるが、０．２ｍｍ〜０．４ｍｍが好ましい。

＜半導体モジュールの第三実施形態＞
図８は、本発明にかかる半導体モジュールの第三実施形態である半導体モジュール３０Ａ（３０）の上面図（ａ）および該上面図（ａ）のＡ−Ａ線における断面図（ｂ）である。図７に示した半導体モジュール２０Ａと同様の構成には、同じ符号を付してある。なお、上面図（ａ）において、実装基板３は２点鎖線で描いてある。つまり、存在する実装基板３を、透明なものとして描いてある。

半導体モジュール３０Ａが半導体モジュール２０Ａと異なる点は、実装基板３の他面３ｂに第四導体層３１が配され、さらに第四導体層３１と第三導体層４とが第二導電部３２を介して電気的に接続されている点である。

第二導電部３２としては、第四導体層３１と第三導体層４とを電気的に接続しうるものであれば特に制限されない。例えば図８に示すように、実装基板３を貫通するビア（貫通配線）が挙げられる。

実装基板３の一面３ａ及び他面３ｂにそれぞれ第三導体層４及び第四導体層３１を配することにより、半導体モジュールの最下面となる他面３ｂをＧＮＤ層とすることができる。この場合、半導体モジュールを筐体に実装する際の利便性に優れるので好ましい。

＜通信モジュールの第一実施形態＞
本発明の通信モジュール６０は、前述の半導体モジュールを構成の一部として含むものである。
図９に、通信モジュール６０の第一実施形態として通信モジュール６０Ａ（６０）の上面図（ａ）及び断面図（ｂ）を示す。該断面図（ｂ）は、上面図（ａ）におけるＣ−Ｃ線に沿う断面である。前述の半導体モジュール１０と同様の構成には、同じ符号を付した。

実装基板３の一面３ａ及び他面３ｂには、それぞれ第三導体層４及び第四導体層３１が配されている。第三導体層４と第四導体層３１とは、第二導電部３２を介して電気的に接続されて、ＧＮＤ層となっている。この実装基板３の構成は、前述の半導体モジュール１０の第三実施形態と同様である。

実装基板３の一面３ａには、前記第三導体層４とは分離して配された、アンテナ給電回路６１、高周波信号を伝送する配線からなるアンテナ６２が備えられている。該アンテナ給電回路６１は、半導体モジュール１０Ａの、半田からなる第三バンプ１７を介して、該半導体モジュール１０Ａの第二導体層８に電気的に接続している。

この構成を有する通信モジュール６０Ａでは、アンテナ６２に対向する位置のＧＮＤ層である第四導体層３１が、パッチアンテナのＧＮＤ層として機能する。また、実装基板３は、該パッチアンテナの誘電体層として機能する。よって、半導体モジュール１０Ａの高周波信号は、半田からなる第三バンプ１７を通じて実装基板３へと誘導され、最終的にアンテナ６２から放射される。

＜通信モジュールの第二実施形態＞
図１０に、通信モジュール６０の第二実施形態として通信モジュール６０Ｂ（６０）の上面図（ａ）及び断面図（ｂ）を示す。該断面図（ｂ）は、上面図（ａ）におけるＣ−Ｃ線に沿う断面である。前述の半導体モジュール１０、及び通信モジュール６０Ａと同様の構成には、同じ符号を付した。

前述の第一実施形態の通信モジュール６０Ａと異なる点は、第三バンプ１７が金からなる比較的小型のバンプである点、及び実装基板３の一面３ａが、半導体回路基板１と対向する位置に凹部Ｔを有する点である。
この凹部Ｔの構成は、前述の半導体モジュール１０の第二実施形態と同様である。半導体回路基板１と実装基板３の一面３ａの距離が近づき過ぎるのを避けるために、凹部Ｔが設けられている。
また、第三バンプ１７が、金スタッドバンプ等を用いて小型化されたことによって、第三バンプ１７とアンテナ給電回路６１との接続部における伝送特性が向上しうる。

この構成を有する通信モジュール６０Ｂでは、アンテナ６２に対向する位置のＧＮＤ層である第四導体層３１が、パッチアンテナのＧＮＤ層として機能する。また、実装基板３は、該パッチアンテナの誘電体層として機能する。よって、半導体モジュール１０Ａの高周波信号は、金スタッドバンプ等の金からなる小型の第三バンプ１７を通じて実装基板３へと誘導され、最終的にアンテナ６２から放射される。

＜実装部品＞
本発明の実装部品５０は、前述の半導体モジュール１０を構成する部品として使用可能なものである。このとき、半導体モジュール１０を構成する半導体回路基板１は、必須の構成ではなく、あっても良いし、なくても良い。
図１１に、実装部品５０の好ましい実施形態例として実装部品５０Ａ（５０）の断面図を示す。該断面図は、図１（ａ）の半導体モジュール１０の上面図におけるＡ−Ａ線に対応する断面である。前述の半導体モジュール１０Ａと同様の構成には、同じ符号を付した。

実装部品５０Ａは、第三導体層４が設けられた実装基板３の一面３ａに実装される実装部品であって、前記実装部品は、基板５の一面５ａ上に、第一導体層６、第一誘電体層７、信号配線パターンをなす第二導体層８、第二誘電体層９が、順に積層されてなる。
第二誘電体層９は、第二導体層８の一部が露呈する開口部Ｓ１及び開口部Ｓ２を備え、第二導体層８の露呈部には、第二導体層８と半導体回路基板１とを電気的に接続することが可能な金属薄膜１１及び第一バンプ１２が設けられている。

第一バンプ１２に半導体回路基板１をフリップチップ実装する場合は、第二誘電体層９の、開口部Ｓ１と開口部Ｓ２との間に配されている領域を適宜除去するか、或いは初めから該領域に第二誘電体層９を形成しなければよい。これにより、図１（ｂ）に示す開口部Ｓが形成され、この開口部Ｓに半導体回路基板１を実装できる。

また、実装部品５０Ａは、第一誘電体層７又は第二誘電体層９上にパッド部１３を複数備え、個々のパッド部１３と第一導体層６とが第一導電部１４によって電気的に接続されている。さらに、個々のパッド部１３には、実装基板３の一面３ａに配された第三導体層４と電気的に接続することが可能な第二バンプ１５が設けられている。

実装部品５０Ａの各構成の説明は、前述の半導体モジュール１０の各構成の説明と同様である。

図５及び６に示したように、パッド部１３及び第二バンプ１５は、受動素子等の信号配線パターンで囲まれたエリアにも配されることが好ましい。
また、図４に示したように、パッド部１３に対して、第一導電部１４が複数配置されていることが好ましい。
さらに、第一導体層６と第一誘電体層７との間に、１乃至複数の第三誘電体層を積層されることが好ましい。
これらの好ましい構成による効果の説明は、本発明の半導体モジュールにおける対応する構成による効果の説明と同様である。

本発明の半導体モジュール、アンテナを装着した通信モジュール及び半導体装置実装用部品は、高周波のマイクロストリップラインを備える半導体装置に広く利用することができる。

１…半導体回路基板、２…半導体装置、３…実装基板、３ａ…実装基板の一面、３ｂ…実装基板の他面、４…第三導体層、５…基板、５ａ…基板の一面、６…第一導体層、７…第一誘電体層、８…第二導体層、９…第二誘電体層、１０，１０Ａ，１０Ｂ，１０Ｃ…半導体モジュール、、Ｓ…開口部、Ｔ…凹部、１１…金属薄膜、１２…第一バンプ、１３…パッド部、１４…第一導電部、１５…第二バンプ、１６…カプラ、１７…第三バンプ、１８…配線、１９…第四バンプ、２０，２０Ａ…半導体モジュール、２１…信号配線パターンで囲まれたエリア、２２…バラン、２３…信号配線パターンで囲まれたエリア、５０，５０Ａ…実装部品、６０，６０Ａ，６０Ｂ…通信モジュール、６１…アンテナ給電回路、６２…アンテナ、１００…半導体装置、１０１…半導体回路基板、１０２…基板、１０３…ＧＮＤ層、１０４…第一誘電体層、１０５…配線層、１０６…第二誘電体層、１０７…金属薄膜、１０８…バンプ、１０９…バラン、１１０…カプラ。

Claims (11)

1. 半導体回路基板がフリップチップ接合された半導体装置を、実装基板に接合した半導体モジュールであって、
   前記半導体装置は、基板の一面上に、第一導体層、第一誘電体層、信号配線パターンをなす第二導体層、第二誘電体層、が順に積層されてなり、
   前記第二誘電体層は、前記第二導体層の一部が露呈する開口部を備え、
   前記第二導体層の露呈部に配した金属薄膜及び第一バンプを介して、前記第二導体層と前記半導体回路基板とが電気的に接続されており、
   前記半導体装置は、前記第一誘電体層又は前記第二誘電体層上にパッド部を複数備え、個々のパッド部と前記第一導体層とが第一導電部によって電気的に接続され、前記個々のパッド部に配した第二バンプを介して、前記実装基板の一面に設けられた第三導体層と前記第一導体層とが電気的に接続されたことを特徴とする半導体モジュール。
2. 前記実装基板の一面は、前記半導体回路基板と対向する位置に凹部を有することを特徴とする請求項１に記載の半導体モジュール。
3. 前記実装基板の他面に配された第四導体層と前記第三導体層とが第二導電部を介して電気的に接続されていることを特徴とする請求項１又は２に記載の半導体モジュール。
4. 前記パッド部及び第二バンプが、前記信号配線パターンで囲まれたエリアに配されたことを特徴とする請求項１〜３のいずれか一項に記載の半導体モジュール。
5. 前記パッド部に対して、前記第一導電部が複数配置されていることを特徴とする請求項１〜４のいずれか一項に記載の半導体モジュール。
6. 前記第一導体層と第一誘電体層との間に、１乃至複数の第三誘電体層を積層したことを特徴とする請求項１〜５のいずれか一項に記載の半導体モジュール。
7. 請求項１〜６のいずれか一項に記載の半導体モジュールを搭載したことを特徴とする通信モジュール。
8. 第三導体層が設けられた実装基板の一面に実装される実装部品であって、
   前記実装部品は、基板の一面上に、第一導体層、第一誘電体層、信号配線パターンをなす第二導体層、第二誘電体層が、順に積層されてなり、
   前記第二誘電体層は、前記第二導体層の一部が露呈する開口部を備え、前記第二導体層の露呈部には、前記第二導体層と前記半導体回路基板とを電気的に接続することが可能な金属薄膜及び第一バンプが設けられており、
   前記実装部品は、前記第一誘電体層又は前記第二誘電体層上にパッド部を複数備え、個々のパッド部と前記第一導体層とが第一導電部によって電気的に接続され、
   前記個々のパッド部には、前記第三導体層と電気的に接続することが可能な第二バンプが設けられていることを特徴とする実装部品。
9. 前記パッド部及び第二バンプが、前記信号配線パターンで囲まれたエリアに配されたことを特徴とする請求項８に記載の実装部品。
10. 前記パッド部に対して、前記第一導電部が複数配置されていることを特徴とする請求項８又は９に記載の実装部品。
11. 前記第一導体層と前記第一誘電体層との間に、１乃至複数の第三誘電体層を積層したことを特徴とする請求項８〜１０のいずれか一項に記載の実装部品。