KR101647852B1 - 반도체 소자 및 그 제조방법 - Google Patents

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로버트 씨. 프리에
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 소자는 기판과 그 기판 위에 형성된 밴드패스 필터를 갖는다. 밴드패스 필터는 반도체 소자의 제 1 단자에 접속된 제 1 단부 및 반도체 소자의 제 2 단자에 접속된 제 2 단부를 구비하고 권선되어 유도성을 나타내는 제 1 전도성 트레이스와, 상기 제 1 전도성 트레이스의 제 1 및 제 2 단부 사이에 접속된 제 1 캐패시터를 포함한다. 제 2 전도성 트레이스가 반도체 소자의 제 3 단자에 접속된 제 1 단부와 반도체 소자의 제 4 단자에 접속된 제 2 단부를 구비하는 상태로 권선되어 유도성을 나타낸다. 상기 제 2 전도성 트레이스는 제 1 전도성 트레이스와 상이한 크기 및 모양을 갖는다. 제 2 캐패시터가 제 2 전도성 트레이스의 제 1 및 제 2 단부 사이에 접속된다. 제 3 전도성 트레이스가 제 1 및 제 2 전도성 트레이스 주위에 권선되어 유도성을 나타낸다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING HIGH-ATTENUATION BALANCED BAND-PASS FILTER}
본 발명은 일반적으로 반도체 소자, 특히 반도체 소자 및 고-감쇄 밸런스드 밴드패스 필터(band-pass filter)를 형성하는 방법에 관한 것이다.
반도체 소자는 현대의 전자 제품에서 일반적으로 사용된다. 반도체 소자는 전기 부품의 숫자 및 밀도에서 가변적이다. 개별 반도체 소자는 일반적으로 전기 부품, 즉, 발광 다이오드(LED), 소형 신호 트랜지스터, 래지스터, 캐패시터, 인덕터 및 MOS 전계 효과 트랜지스터(MOSFET) 중의 한 형태를 포함한다. 집적 반도체 소자는 일반적으로 수백 내지 수백만 개의 전기 부품을 포함한다. 집적 반도체 소자의 예로서 마이크로콘트롤러, 마이크로프로세서, 차지드-접속 장치(CCD), 태양 전지 및 디지털 마이크로-미러 장치(DMD)를 포함한다.
반도체 소자는 신호 처리, 고속 계산, 전자기 신호의 송수신, 전자 장치 제어, 태양광의 전기로의 변환 및 텔레비젼 디스플래이를 위한 비쥬얼 프로젝션 형성등과 같은 넓은 범위의 기능들을 수행한다. 반도체 소자는 엔터테인먼트, 통신, 동력 변환, 네트워크, 컴퓨터 및 소비자 제품의 분야에 사용된다. 반도체 소자는 또한 군사 응용, 항공, 자동차, 산업 제어기 및 사무용 기기에서도 사용된다.
반도체 소자는 반도체 재료의 전기적 특성을 이용한다. 반도체 재료의 원자 구조는 전기장 또는 베이스 전류의 인가 또는 도핑 공정을 통해서 그것의 전기 전도성을 배가시킨다. 도핑은 불순물을 반도체 재료에 도입시키어 반도제 소자의 전도성을 배가 또는 제어한다.
반도체 소자는 액티브 및 패시브 전기 구조체를 포함한다. 바이폴라 및 전계 효과 트랜지스터를 포함하는 액티브 구조체는 전류의 흐름을 제어한다. 도핑 그리고 전계 효과 또는 베이스 전류의 레벨을 변화시킴으로써 트랜지스터는 전류 흐름을 촉진 또는 제한하게 된다. 레지스터, 캐패시터 및 인덕터를 포함하는 패시브 구조체는 다양한 전기적 기능들을 수행하는데 필요한 전압과 전류 사이의 상호 관계를 만들어 낸다. 상기 액티브 및 패시브 구조체들은 전기적으로 연결되어 회로를 형성하고 이것이 반도체 소자가 고속의 계산 및 다른 유용한 기능들을 수행할 수 있게 한다.
반도체 소자는 일반적으로 두 개의 복합 제조 공정, 즉, 각각이 잠재적으로 수백개 단계들이 관여되는 프론트-엔드(front-end) 공정 및 백-엔드(back-end) 공정을 사용하여 제조된다. 상기 프론트-엔드 제조는 반도체 웨이퍼 표면상에 다수 다이를 형성하는 것을 포함한다. 각 다이는 기본적으로 동일하고 액티브 및 패시브 부품들을 전기적으로 연결하여 형성되는 회로를 포함한다. 상기 백-엔드 제조는 최종 웨이퍼로부터 각 다이를 싱귤래이팅(singulating)하고, 그리고 구조적 지지와 환경적 분리를 제공하기 위해 상기 다이를 패키징하는 것을 포함한다.
반도체 제조의 한 가지 목적은 보다 소형의 반도체 소자를 제조하는 것이다. 보다 소형의 반도체 소자는 보다 적은 전력을 소모하고, 보다 높은 성능을 가지며, 그리고 보다 효율적으로 제조될 수 있다. 또한, 보다 소형의 반도체 소자는 보다 소형의 풋프린트(footprint)를 갖는데 이것은 보다 소형의 최종 제품에 바람직하다. 보다 소형의 다이 크기는 보다 소형의 고밀도 액티브 및 패시브 부품들을 구비한 다이를 초래하는 프론트-엔드 공정의 개선에 의해 달성될 수 있다. 백-엔드 공정은 전기적 상호 접속 및 재료 패키징에서의 개선에 의해 보다 소형 풋프린트를 구비한 반도체 소자 패키지를 초래할 수 있다.
반도체 제조의 다른 한 목적은, 고성능 반도체 소자를 제조하는 것이다. 소자 성능의 증가는 고속으로 작동할 수 있는 액태브 부품들을 형성함으로써 이루어질 수 있다. 라디오 주파수(RF) 무선 통신과 같은 고주파 응용에서, 집적된 패시브 소자(IPD)가 종종 반도체 소자내에 포함된다. IPD의 예들은 레지스터, 캐패시터 및 인덕터를 포함한다. 전형적인 RF 시스템은 필요한 전기적 기능들을 수행하기 위해 하나 또는 그 이상의 패키지에서 멀티플 IPD를 요구한다.
밸룬(밸런스 및 언밸런스) 및 RF 밴드패스 필터는 무선 통신 시스템에서 중요한 부품이다. 밸룬은 전기적 노이즈를 차단하고 임피던스 변환 및 매칭을 수행하고, 전자기 접속을 통해서 공통-모드 노이즈를 최소화시킨다. 밴드패스 필터는 지정 대역폭을 갖는 신호를 우회시킴으로써 개방 통신 환경 및 신호 패치로부터 원하지 않는 노이즈 또는 인터피어런스를 제거하고 패스-대역 외측의 신호를 차단한다.
통상적인 RF 밴드패스 필터(10)가 LC(인덕터 및 캐패시터) 공진기를 이용하여 구현되는 것으로 도 1에 도시되었다. 인덕터 또는 코일(12)은 포트(14,16)에 접속된 제 1 및 제 2 단부 단자를 포함한다. 하나의 실시예에서, 포트(14)는 싱글-엔디드 언밸런스 포트이고, 포트(16)는 접지 단자이다. 선택적으로, 포트(16)는 싱글-엔디드 언밸런스 포트이고, 포트(14)는 접지 단자이다. 캐패시터(18)가 포트들(14,16)사이에 접속된다. 인덕터(12) 및 캐패시터(18)는 제 1 LC 공진기를 구성한다. 인덕터 또는 코일(20)은 밸런스 포트(22,24)에 접속된 제 1 및 제 2 단부 단자를 포함한다. 캐패시터(26)는 밸런스 포트(22,24)사이에 접속된다. 인덕터(20) 및 캐패시터(26)는 제 2 LC 공진기를 구성한다. 인덕터 또는 코일(28)은 단부 단자(30,32)를 포함한다. 캐패시터(34)가 인덕터(28)의 단부 단자들(30,32) 사이에 병렬로 접속된다. 인덕터(28) 및 캐패시터(34)는 제 3 LC 공진기를 구성한다. 인덕터(28)는 평면으로 분리된 상태의 비-오버랩 인덕터(12,20) 주변 주위에 형성된다. 인덕터(28)는 인덕터(12,20) 보다 큰, 보다 소형의, 또는 균형값을 가질 수 있다. 인덕터(12,20)는 동일한 크기 및 예들 들면, 사각형, 다각형 또는 원형과 같은 동일한 모양이고, 자기 접속을 형성하기 위해 권선된다.
다른 통상적인 RF 밴드패스 필터(36)가 도 2에 도시되었다. 이 경우에, 인덕터 또는 코일(37)은 포트(38,39)에 접속된 제 1 및 제 2 단부 단자를 갖는다. 하나의 실시예에서, 포트(38)는 싱글-엔디드 언밸런스 포트이고, 포트(39)는 접지 단자이다. 선택적으로, 포트(39)는 싱글-엔디드 언밸런스 포트이고 포트(38)는 접지 단자이다. 캐패시터(40)가 포트들(38,39) 사이에 접속된다. 인덕터(37) 및 캐패시터(40)가 제 1 LC 공진기를 구성한다. 인덕터 또는 코일(41)이 밸런스 포트(42,43)에 접속된 제 1 및 제 2 단부 단자를 포함한다. 캐패시터(44)는 밸런스 포트(42,43)사이에 접속된다. 인덕터(41) 및 캐패시터(44)는 제 2 LC 공진기를 구성한다. 인덕터 또는 코일(45)은 단부 단자(46,47)를 포함한다. 캐패시터(48)는 인덕터(41)의 단부 단자들(46,47) 사이에 병렬로 접속된다. 인덕터(45) 및 캐패시터(48)는 제 3 LC 공진기를 구성한다. 인덕터(37,41)는 수직의 전기적 분리 및 평면 분리 상태로 인덕터(45)위에 놓인다. 인덕터(45)는 인덕터(37,41) 보다 큰, 보다 작은, 또는 균형값을 가질 수 있다. 인덕터(37,41)는 동일한 크기 및 사각형, 다각형 또는 원형과 같은 동일한 모양이고 자기 접속을 형성하기 위해 권선된다.
정지-대역에서의 높은 감쇄 및 저지와 패스-대역에서의 낮은 삽입 손실은 적절한 신호 품질을 위해 선호된다. 예를 들면, 핸폰의 WiMAX 소자 또는 WiFi 적용은 핸폰 대역(800MHz-2100MHz) 및 WiFi 대역(4900MHz-5900MHz)에서 충분한 감쇄를 가져야한다. 그러나, 투-포트 밴드패스 필터에서, 밸런스드 상태는 달성하기 어렵다. 도 1 및 도 2에 도시된 바와 같이, 동일한 크기와 모양을 갖는 입력 코일 및 출력 코일을 가지고, 임피던스 변환율은 비-50 오움 매칭, 즉, 100 오움 또는 복소 임피던스에 대해 제한된다. 또한, 동일한 크기의 입력 및 출력 코일은 전형적으로 정지-대역에서 소망하는 고 감쇄 및 저지 반응을 달성할 수 없다.
도 1은 LC 공진기를 구비한 통상적인 밴드패스 필터를 도시한 도면.
도 2는 LC 공진기를 구비한 다른 통상적인 밴드패스 필터를 도시한 도면.
도 3은 그것의 표면에 장착된 상이한 형태의 패키지를 구비한 PCB를 도시한 도면.
도 4a-4c는 PCB에 장착된 대표적인 반도체 패키지의 다른 상세사항을 도시한 도면.
도 5는 액태브 표면상에 형성된 집접 패시스 소자를 구비한 반도체 다이를 도시한 도면.
도 6은 동력 증폭기 및 트랜스시버에 연결된 집적 대역-필터를 구비한 무선 통신 시스템을 도시한 도면.
도 7은 집적 RF 밴드패스 필터의 다른 상세 사항을 도시한 도면.
도 8은 RF 밴드패스 필터의 회로 다이아그램.
도 9는 집적 밴드패스 필터의 다른 실시예를 도시한 도면.
도 10은 집적 RF 밴드패스 필터에 대한 삽입 손실 및 감쇄 대 주파수의 파형 플롯.
도 11은 집적 RF 밴드패스 필터에 대한 와이드 주파수의 삽입 손실 및 감쇄에 대한 파형 플롯.
도 12는 집적 RF 밴드패스 필터에 대한 리턴 손실 대 주파수의 파형 플롯.
정지-대역에서 고 감쇄 및 저지와 패스-대역에서 낮은 삽입 손실 상태의 RF 밴드패스 필터에 대한 필요성이 존재한다. 따라서, 하나의 실시예에서, 본 발명은 기판과 그 기판 위에 형성된 밴드패스 필터를 포함하는 반도체 소자에 관한것이다. 상기 밴드패스 필터는 반도체 소자의 제 1 단자에 접속된 제 1 단부와 반도체 소자의 제 2 단자에 접속된 제 2 단부를 구비하고 권선되어 유도성을 나타내는 제 1 전도성 트레이스와, 상기 제 1 전도성 트레이스의 제 1 및 제 2 단부들 사이에 접속된 제 1 캐패시터를 포함한다. 상기 밴드패스 필터는 또한, 반도체 소자의 제 3 단자에 접속된 제 1 단부와 반도체 소자의 제 4 단자에 접속된 제 2 단부를 구비하고 권선되어 유도성을 나타내는 제 2 전도성 트레이스와, 상기 제 2 전도성 트레이스의 제 1 및 제 2 단부 사이에 접속된 제 2 캐패시터와, 그리고 상기 제 1 및 제 2 전도성 트레이스 주위에 권선되어 유도성을 나타내는 제 3 전도성 트레이스를 포함한다. 상기 제 2 전도성 트레이스는 제 1 전도성 트레이스와 상이한 크기 및 모양을 갖는다.
다른 하나의 실시예에서, 본 발명은, 기판과, 반도체 소자의 제 1 단자에 접속된 제 1 단부와 반도체 소자의 제 2 단자에 접속된 제 1 단부를 구비하고, 기판 위에 형성되며 권선되어 유도성을 나타내는 제 1 전도성 트레이스를 포함하는 반도체 다이에 관한 것이다. 제 2 전도성 트레이스는 기판 위에 형성되고, 반도체 소자의 제 3 단자에 접속된 제 1 단부와 반도체 소자의 제 4 단자에 접속된 제 2 단부를 구비하는 상태로, 권선되어 유도성을 나타낸다. 제 2 전도성 트레이스는 상기 제 1 전도성 트레이스와 상이한 크기 또는 모양을 갖는다. 제 3 전도성 트레이스는 기판 위에 형성되며, 상기 제 1 및 제 2 전도성 트레이스 주위에 권선되어 유도성을 나타낸다.
다른 하나의 실시예에서, 본 발명은 기판과 기판 위에 형성된 제 1 인덕터를 포함하는 반도체 소자에 관한 것이다. 제 2 인덕터가 기판 위에 형성된다. 제 2 인덕터는 상기 제 1 인덕터와 상이한 크기 또는 모양을 갖는다. 제 3 인덕터가 상기 제 1 및 제 2 인덕터 주위에 형성된다.
다른 하나의 실시예에서, 본 발명은 기판을 제공하고 기판 위에 제 1 전도성 트레이스를 형성하는 단계를 포함하는 반도체 다이 형성 방법에 관한 것이다. 제 1 전도성 트레이스가 반도체 소자의 제 1 단자에 접속된 제 1 단부와 반도체 소자의 제 2 단자에 접속된 제 2 단부를 구비하는 상태로, 권선되어 유도성을 나타낸다. 상기 방법은 기판 위에 제 2 전도성 트레이스를 형성하고, 기판 위에 제 3 전도성 트레이스를 형성하는 방법을 더 포함한다. 제 2 전도성 트레이스는 반도체 소자의 제 3 단자에 접속된 제 1 단부와 반도체 소자의 제 4 단자에 접속된 제 2 단부를 구비하고, 권선되어 유도성을 나타낸다. 제 3 전도성 트레이스는 상기 제 1 및 제 2 전도성 트레이스 주위에 권선되어 유도성을 나타낸다. 제 2 전도성 트레이스는 제 1 전도성 트레이스와 상이한 크기 및 모양을 갖는다.
본 발명은 비슷한 참조 번호가 동일 또는 유사한 요소를 나타내는 도면을 참조하여 다음 설명의 하나 이상의 실시예에서 기술된다. 비록 본 발명이 본 발명의 목적을 달성하기 위한 최선의 모드 관점에서 기술되지만, 당업자는 그것이 첨부된 청구범위에 의해 한정되는 본 발명의 정신 및 범위와 다음의 상세한 설명 및 도면에 의해 지지되는 균등범위에 포함될 수 있는 치환, 변형 및 균등물을 커버하려는 의도라는 것을 이해할 것이다.
반도체 소자는 일반적으로 두 개 복합 제조 공정, 즉, 프론트-엔드 제조 및 백-엔드 제조를 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼 표면상에 다수 다이를 형성시키는 것을 포함한다. 웨이퍼 상의 각 다이는 액티브 및 패시브 전기 부품들을 포함하는데, 그것들은 전기적으로 연결되어 기능적인 전기 회로를 형성한다. 트랜지스터 및 다이오드와 같은 액티브 액티브 전기 부품은 전류 흐름을 제어할 수 있는 능력을 갖는다. 캐패시터, 인덕터, 레지스터 및 트랜스포머와 같은 패시브 전기 부품은 전기 회로 기능을 수행하는데 필요한 전압 및 전류 사이의 관계를 형성한다.
액티브 및 패시브 부품들은 도핑, 전착, 포토리소그래피, 에칭 및 평탄화를 포함하는 일련의 공정 단계에 의해 반도체 웨이퍼 표면상에 형성된다. 도핑은 이온 주입 또는 열 확산과 같은 기술에 의해 반도체 재료안에 불순물을 도입시킨다. 도핑 공정은 액티브 소자에서 반도체 재료의 전기 전도성을 변형시키고, 반도체 재료를 절연체 또는 도체로 변형시키거나, 또는 전기장 또는 베이스 전류에 반응하여 반도체 재료 전도성을 극적으로 변화시킨다. 트랜지스터는, 전기장 또는 베이스 전류의 인가에 따라서 트랜지스터가 전류 흐름을 촉진 또는 제한할 수 있도록 하는데 필요한 것으로 배열된 도핑의 다양한 정도 및 형태의 영역들을 포함한다.
액티브 및 패시브 부품들은 상이한 전기적 특성들을 갖는 재료층들에 의해 형성된다. 상기 층들은 전착되는 재료의 형태에 의해 부분적으로 결정된 다양한 전착 기술에 의해 형성될 수 있다. 예를 들면, 박막 전착은 화학적 증착(CVD), 물리적 증착(PVD), 전해 도금 및 무전해 도금 공정을 포함한다. 각 층은 일반적으로 패턴화되어 액티브 부품, 패시브 부품 및 그들 사이의 전기적 접속부의 부분들을 형성한다.
상기 층들은, 패턴화되는 층위에 광 민감 재료, 즉, 포토레지스트를 전착시키는 것을 포함하는 포토리소그래피를 이용하여 패턴화된다. 하나의 패턴이 빛을 이용하여 포토마스크로부터 포토레지스트로 이동한다. 빛을 접한 포토레지스트 팬턴의 부분은 용매를 이용하여 제거되고, 패턴화되는 하부층이 노출된다. 포토레지스트의 나머지 부분은 제거되어 뒤에 패턴화된 층을 남겨둔다. 또한, 재료의 일부 형태는, 무전해 및 전해 도금과 같은 기술을 이용하는 앞선 전착/에칭 공정에 의해 형성된 영역 또는 보이드안으로 재료를 직접 전착시키는 것에 의해 패턴화된다.
이미 존재하는 패턴상에 재료의 박막 필름을 전착시키는 것은 하부 패턴을 악화 시키고 비-균일 플랫면을 형성시킬 수 있다. 균일 플랫면이 보다 소형의 밀한 패킹된 액티브 및 패시브 부품들을 만들기 위해서 요구된다. 평탄화는 웨이퍼 표면에서 재료를 제거하고 균일한 플랫면을 생성하는데 사용될 수 있다. 평탄화는 폴리싱 패드로 웨이퍼 표면을 폴리싱하는 공정을 포함한다. 폴리싱 동안에 마모재 및 부식 화학재가 웨이퍼 표면에 첨가된다. 화학재의 마모 및 부식 작용의 조합된 기계적 작용은 어떤 불규칙한 형태도 제거하여 균일한 플랫면을 만든다.
백-엔드 제조는 최종 웨이퍼를 개별 다이로 컷팅 및 싱귤래이팅한 후에 구조적 지지 및 환경적 분리를 위해 상기 다이를 패키징하는 것을 말한다. 다이를 싱귤래이트하기 위해서 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)로 불리는 웨이퍼의 비-기능 영역을 따라서 줄이 그어지고 부수어진다. 웨이퍼는 레이저 컷팅 공구 또는 톱날을 이용하여 싱귤래이트된다. 싱귤래이션 후에 각각의 다이들은 다른 시스템 부품들과의 상호접속을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이위에 형성된 접촉 패드가 이어서 패키지내의 접촉 패드에 접속된다. 전기적 접속은 솔더 범프, 스터드 범프, 전도 페이스트 또는 와이어본드로 이루어질 수 있다. 캡슐화재 또는 다른 몰딩 재료가 패키지 위에 전착되어 물리적 지지 및 전기적 분리를 제공한다. 최종 패키지는 이어서 전기 시스템 안에 삽입되고, 반도체 소자의 기능이 다른 시스템 부품에 이용가능하게 발휘된다.
도 3은 그것의 표면상에 장착된 다수 반도체 패키지를 구비한 칩 캐리어 기판 또는 프린트 회로 보드(PCB)(52)를 갖는 전자 소자(50)를 도시하고 있다. 전자 소자(50)는 적용에 따라서 한 형태의 반도체 패키지 또는 멀티플 형태의 반도체 패키지를 가질 수 있다. 반도체 패키지의 상이한 형태들이 도시 목적으로 도 3에 도시되었다.
전자 소자(50)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 또한, 전자 소자(50)는 보다 큰 시스템의 하부 부품일 수 있다. 예를 들면, 전자 소자(50)는 컴퓨터에 삽입될 수 있는 그래픽 카드, 네트워크 인터페이스 카드 또는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, 특정 용도 직접 회로(ASIC), 로직 회로, 아날로그 회로, RF회로, 개별 장치 또는 다른 반도체 다이 또는 전기 부품을 포함할 수 있다.
도 3에서, PCB(52)는 PCB상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호접속을 위한 일반적인 기판을 제공한다. 전도 신호 트레이스(54)가 증발, 전해 도금, 무전해 도금, 스크린 프린팅 또는 다른 적절한 금속 전착 공정을 이용하여 PCB(52) 표면위에 또는 PCB층들내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지, 장착된 부품들 그리고 다른 외부 시스템 부품들 사이에 전기적 통신을 제공한다. 트레이스(54)는 또한 반도체 패키지 각각에 전력 및 접지 접속을 제공한다.
일부 실시예에서, 반도체 소자는 두 패키징 레벨을 갖는다. 제 1 레벨 패키징은 반도체 다이를 중간 캐리어에 기계적으로 그리고 전기적으로 부착시키는 기술이다. 제 2 레벨 패키징은 중간 캐리어를 PCB에 기계적으로 그리고 전기적으로 부착시키는 것을 포함한다. 다른 실시예에서, 반도체 소자는 다이가 기계적으로 그리고 전기적으로 PCB에 직접 장착되는 제 1레벨 패키징만을 가질 수 있다.
도시의 목적으로, 와이어 본드 패키지(56) 및 플립 칩(58)을 포함하는 제 1레벨 패키징의 여러 형태들이 PCB(52)상에 도시되었다. 추가적으로, 볼 그리드 어래이(BGA)(60), 범프 칩 캐리어(BCC)(62), 듀얼 인-라인 패키지(DIP)(64), 랜드 그리드 어래이(LGA)(66), 멀티-칩 모듈(MCM)(68), 쿼드(quad) 플랫 넌-리디드 패키지(QFN)(70) 및 쿼드 플랫 패키지(72)를 포함하는 제 2레벨 패키징의 여러 형태가 PCB(52)상에 장착된 것으로 도시되었다. 시스템 요건에 따라서, 다른 전자 부품뿐 아니라 제 1 및 제 2 레벨 패키징 형태의 어떤 조합으로 구성된 반도체 패키지의 어떤 조합이라도 PCB(52)에 연결될 수 있다. 일부 실시예에서, 전자 소자(50)는 싱글 부착 반도체 패키지를 포함하지만, 다른 실시예는 멀티플 상호접속 패키지를 요구한다. 싱글 기판 위에 하나 이상의 반도체 패키지를 조합시킴으로써, 제조자는 전자 소자 및 시스템안에 예비-제조된 부품들을 합체시킬 수 있다. 반도체 패키지는 복잡한 기능성을 갖기 때문에, 전자 소자는 보다 싼 부품과 간소화된 제조 공정을 이용하여 제조될 수 있다. 결과적으로 소자들은 고장이 적으며 제조하는데 저렴하여 소비자에게 낮은 비용을 초래한다.
도 4a-4c는 예시적인 반도체 패키지를 도시하고 있다. 도 4a는 PCB(52)상에 장착된 DIP(64)의 다른 상세 사항을 도시하고 있다. 반도체 다이(74)는 그 안에 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 또는 디지털 회로를 포함하는 액티브 영역을 포함하고, 다이의 전기적 디자인에 따라서 전기적으로 상호 접속된다. 예를 들면, 상기 회로는 반도체 다이(74)내에 형성된 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 레지스터 및 다른 회로 부재들을 포함한다. 접촉 패드(76)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au) 또는 은(Ag)과 같은 전도재료의 하나 이상의 층이고, 반도체 다이(74)내에 형성된 회로 부재와 전기적으로 접속된다. DIP(64)의 조립 동안에, 반도체 다이(74)는 금-은 공정층 또는 열 에폭시 또는 에폭시 수지와 같은 부착재를 이용하여 중간 캐리어(78)에 장착된다. 패키지 몸체는 폴리머 또는 세라믹과 같은 절연 패키징 재료를 포함한다. 컨덕터 리드(80)와 본드 와이어(82)는 반도체 다이(74) 및 PCB(52) 사이에 전기적 접속을 제공한다. 습분과 입자들의 패키지로의 침투를 방지하고 반도체 다이(74) 또는 본드 와이어(82)의 오염을 방지하는 것에 의한 환경적 보호를 위해서 패키지 위에 봉지재재(84)가 전착된다.
도 4b는 PCB(52)상에 장착된 BCC(62)의 다른 상세 사항을 도시하고 있다. 반도체 다이(88)는 언더필(underfill) 또는 에폭시-수지 부착 재료(92)를 이용하여 캐리어(90) 위에 장착된다. 와이어 본드 (94)는 접촉 패드(96,98) 사이에 제 1 레벨 패키징 상호접속을 제공한다. 몰딩 화합물 또는 봉지재(100)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(88) 및 와이어 본드(94) 위에 전착된다. 접촉 패드(102)가 전해 도금 또는 무전해 도금과 같은 적절한 금속 전착 공정을 이용하여 산화 방지를 위해 PCB(52) 표면 위에 형성된다. 접촉 패드(102)는 PCB(52)의 하나 이상의 전도 신호 트레이스(54)에 전기적으로 접속된다. 범프(104)가 BCC(62)의 접촉 패드(98)와 PCB(52)의 접촉 패드(102) 사이에 형성된다.
도 4c에서, 반도체 다이(58)는 플립 칩 형태 제 1 레벨 패키징을 구비한 상태로 중간 캐리어(106)에 하향으로 접하면서 장착된다. 반도체 다이(58)의 액티브 영역(108)은 다이의 전기적 디자인에 따라서 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 또는 디지털 회로를 포함한다. 예를 들면, 상기 회로는 액티브 영역(108)내에 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 래지스터 및 다른 회로 부재들을 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해서 캐리어(06)에 전기적으로 그리고 기계적으로 접속된다.
BGA(60)가 범프(112)를 이용하여 BGA 형태 제 2 레벨 패키징을 구비한 상태로 PCB(52)에 전기적으로 그리고 기계적으로 접속된다. 반도체 다이(58)는 범프(110), 신호 라인(114) 및 범프(112)를 통해서 PCB(52)의 전도 신호 트레이스(54)에 전기적으로 접속된다. 몰딩 화합물 또는 봉지재(116)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(58) 및 캐리어(106) 위에 전착된다. 플립 칩반도체 소자는 신호 전파 거리 감축, 보다 낮은 캐패시턴스 제공 및 전반적인 회로 성능을 개선시키기 위해서 반도체 다이(58)상의 액티브 소자로부터 PCB(52)상의 전도 트랙까지 짧은 전기 전도 경로를 제공한다. 다른 하나의 실시예에서, 반도체 다이(58)는 중간 개리어(106) 없이 플립 칩 형태 제 1 레벨 패키징을 이용하여 PCB(52)에 기계적 및 전기적으로 직접 접속될 수 있다.
도 5에서, 반도체 다이 또는 패키지(120)는, 도 3 및 도 4a-4c와 관련해서, 실리콘(Si), 게르마늄, 비화 갈늄(GaAs), 글래스, 저온 동시-소성 세라믹(LTCC), PCB 또는 구조적 지지를 위한 다른 벌크 반도체 재료와 같은 베이스 재료로 이루어진 반도체 기판(122)을 갖는 것으로 도시되었다. 액티브 영역(124)이 반도체 기판(122)의 정상면 위에 형성된다. 액티브 영역(124)은 다이내에 형성되고 다이의 전기적 디자인 및 기능에 따라서 전기적으로 상호접속된 액티브 소자, 패시브 소자, 전도층 및 절연층으로 구현된 아날로그 또는 디지털 회로를 포함한다. 예를 들면, 상기 회로는, 아날로그 또는 디지털 신호들을 구현하기 위해서 다이의 액티브 표면내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 신호 부재들을 포함할 수 있다. 반도체 다이(122)는 또한 RF 신호 처리용으로 박막 인덕터, 캐패시터 및 레지스터와 같은 하나 이상의 IPD를 포함할 수 있다. 액티브 영역(124)은 반도체 다이(120)의 전반적 두께 또는 높이(H1)의 약 5-10%를 점유한다. 하나의 실시예에서, 반도체 다이(124)는 2.0mm x 1.3mm x 0.4mm의 영역을 점유한다. 반도체 다이(120)는 플립칩, 본드 와이어 또는 상호접속 핀을 이용하여 다른 소자들에 연결된다.
다수 IPD를 포함하는 반도체 소자는 마이크로파 레이더, 통신, 무선 트랜스시버, 전기 스위치 및 RF 전기 기능을 수행하는 다른 소자들과 같은 고주파 응용에 사용될 수 있다. IPD는 밸룬, 공진기, 하이-패스 필터, 로우-패스 필터, 밴드패스 필터(BPF), 균형 Hi-Q 공진 트랜스포머, 매칭 네트워크, RF 커플러 및 튜닝 캐패시터와 같은 회로 기능을 위한 전기적 특성을 제공한다. 예를 들면, IPD는 프론트-엔드 무선 RF 부품으로서 사용될 수 있는데, 그것은 안테나 및 트랜스시버 사이에 위치될 수 있다. 밸룬은 전기적 노이즈를 차단하고, 임피던스 변환 및 매칭을 수행하며, 전자기 커플링을 통해 공통-모드 노이즈를 최소화한다. 일부 응용에서, 멀티플 밸룬이 공통 기판 위에 형성되어 멀티-대역 작용을 하도록 한다. 예를 들면, 두 개 이상의 밸룬이 모바일 폰 또는 다른 GSM 통신을 위한 쿼드-대역에 사용되어, 각 밸룬이 쿼드-대역 소자 작용의 주파수 대역에 전용된다. 밴드패스 필터가 패스-대역 바깥의 출력 신호에서 고조파 내용을 저지한다. 전형적인 RF 시스템은 필요한 전기적 기능들을 수행하기 위해 하나 이상의 반도체 패키지에서 멀티플 IPD 및 다른 고주파 회로들을 필요로 한다. 무선 응용은, 광대역 코드 분할 멀티플 액세스(WCDMA) 대역(PCS,IMT, 로우) 및 글로벌 시스템 모바일 통신(GSM) 대역(로우 및 하이)와 같은 멀티플 대역 작용을 이용하는 핸드폰일 수 있다.
도 6은 RF 집적 회로(RFIC)(128)를 이용하는 무선 통신 시스템(126)을 도시하고 있다. RFIC(128)는 싱글 반도체 다이(120)의 기판(122) 상에 집적된 IPD로서 RF 밴드패스 필터를 포함한다. 예를 들면, RF 밴드패스 필터는 2.46-2.69 GHz 대역에서 작동할 수 있다. RFIC(128)는 단자(130)에서 RF 신호를 수신하고, 차등화 포트(134,136)상의 밴드패스 필터된 RF 신호를 동력 증폭기(PA) 및 트랜스시버(138)에 제공한다. PA 및 트랜스시버(138)는 전송을 위해 필터된 RF 신호를 증폭하고, 양 방향에서 RF 신호를 수신하여 다음 처리를 위해 필터링하고 조건화한다.
집적 RF 밴드패스 필터(140)를 구비한 RFIC(128)의 다른 상세 사항이 LC 공진기를 사용하여 구현되는 것으로 도 7에 도시되었다. 전도성 트레이스 또는 코일(142)이 권선되어 유도성을 나타내고, 포트(144,146)에 접속된 제 1 및 제 2 단부 단자를 포함한다. 하나의 실시예에서, 포트(144)는 싱글-엔디드 언밸런스 포트이고, 포트(146)는 접지 단자이다. 선택적으로, 포트(146)가 싱글-엔디드 언밸런스 포트이고, 포트(144)는 접지 단자이다. 캐패시터(148)가 포트(144,146) 사이에 접속된다. 인덕터(142) 및 캐패시터(148)가 제 1 LC 공진기를 구성한다. 전도성 트레이스 또는 코일(150)은 권선되어 유도성을 나타내고, 밸런스 포트(152,154)에 접속된 제 1 및 제 2 단부 단자를 포함한다. 센터 탭 단자(156)가 인덕터(150)의 제 1 및 제 2 단부 단자들 사이 중간에 접속된다. 센터-탭 단자(156)는 차등화 모드에서 어떤 전류도 흐르지 않는 상태의 가상 접지이다. 캐패시터(158)가 밸런스 포트들(152,154) 사이에 접속된다. 인덕터(150) 및 캐패시터(158)는 제 2 LC 공진기를 구성한다. 전도성 트레이스 또는 코일(160)이 권선되어 유도성을 나타내고 단부 단자(162,164)를 포함한다. 캐패시터(166)는 인덕터(160)의 단부 단자들(162,164)과 병렬로 접속된다. 인덕터(160) 및 캐패시터(166)는 제 3 LC 공진기를 구성한다.
인덕터(160)는, 평면으로 분리된 상태의 비-오버랩 인덕터들(142,150)의 주변 주위에 배치된다. 인덕터(142)는 인덕터(150)와 상이한 크기 및/또는 모양이다. 하나의 실시예에서, 전도성 트레이스(142)는 폭이 30-50㎛이고, 외측 치수 D1=200㎛이고 D2=400㎛인 타원형 모양으로 형성된다. 전도성 트레이스(150)는 폭이 30-50㎛이고, 둥근 코너와 외측 치수 D3=600㎛이고 D4=400㎛인 사각형 모양으로 형성된다. 인덕터(142)는 인덕터(150)로부터 D5=100㎛ 만큼 떨어지고, 인덕터(142)는 인덕터(160)로 부터 D6=50㎛ 만큼 떨어지며, 인덕터(150)는 인덕터(160)로부터 D7=100㎛의 최대 분리(즉, 최대 간격)가 된다. 인덕터(142,150)는 또한 원형, 다각형 또는 강화된 Q-요소 및 감소된 다이 영역에 맞는 모양을 가질 수 있다. 상이한 크기의 인덕터들(142,150)은 상이한 포트 임피던스를 생성한다.
도 8은 인덕터들(142,150,160 및 148,158,166)을 구비한 RF 밴드패스 필터의 전기적 개략도이다. 인덕터들(142,150,160)은 권선되어 인덕터들 사이에 비교적 적은, 즉, 저지 대역에 대해 0.2 이하의 결합 계수의 자기 접속을 형성한다. 예를 들면, 인덕터들(142,150,160)의 값들은 각각 0.46 nH, 1.1 nH 및 2.6 nH로 셋팅된다. 캐패시터들(148,158,166)의 값들은 각각 8.5 pF, 3.6 pF 및 1.7 pF으로 세팅된다. 인덕터들(142,160) 사이의 결합 계수는 CC142-160=0.13 이며, 인덕터들(150,160) 사이에서는 CC150-160=0.13 이며, 그리고 인덕터들(142,150)사이에서는 CC142-150=0.04 가 된다. 인덕터들(142,160) 사이의 접속은 증가된 D6만큼 감소되어 협소 패스-대역 반응, 특히 고주파 에지에서의 반응을 초래한다. 인덕터들(150,160) 사이의 접속은 감소된 D5 만큼 증가되고, 패스-대역의 하측에서 감쇄 폴이 고주파로 이동되어 보다 높은 저지의 협소 대역 폭을 초래한다. 인덕터들(150,160) 사이의 결합 계수는 인덕터들(142,150) 사이의 접속과 매치되어야 한다. 상기 위상은 센터-탭 LC 공진기(150,158)의 밸런스된 작동을 제공한다.
다른 하나의 실시예에서, 집적 RF 밴드패스 필터(170)가 LC 공진기를 이용하여 구현되는 것으로 도 9에 도시되었다. 전도성 트레이스 또는 코일(172)이 권선되어 유도성을 나타내고, 포트(174,176)에 접속된 제 1 및 제 2 단부 단자를 포함한다. 하나의 실시예에서, 포트(174)는 싱글-엔디드 언밸런스 포트이고, 포트(176)는 접지 단자이다. 선택적으로, 포트(176)가 싱글-엔디드 언밸런스 포트이고, 포트(174)는 접지 단자이다. 캐패시터(178)가 포트(174,176) 사이에 접속된다. 인덕터(172) 및 캐패시터(178)가 제 1 LC 공진기를 구성한다. 전도성 트레이스 또는 코일(180)은 권선되어 유도성을 나타내고, 밸런스 포트(182,184)에 접속된 제 1 및 제 2 단부 단자와 센터 탭 단자(186)를 포함한다. 센터 탭 단자(186)는 차등 모드에서 어떤 전류도 흐르지 않는 가상 접지이다. 캐패시터(188)가 밸런스 포트들(182,184) 사이에 접속된다. 인덕터(180) 및 캐패시터(188)는 제 2 LC 공진기를 구성한다. 전도성 트레이스 또는 코일(190)이 권선되어 유도성을 나타내고 단부 단자(192,194)를 포함한다. 캐패시터(196)는 인덕터(190)의 단부 단자들(192,194)과 병렬로 접속된다. 인덕터(190) 및 캐패시터(196)는 제 3 LC 공진기를 구성한다. 공통 평면 접지 구조체(198)가 인덕터(190) 주위에 형성되어 G-S-G 프로브 측정을 용이하게 한다.
인덕터(190)는, 평면으로 분리된 상태의 비-오버랩 인덕터들(172,180)의 주변 주위에 배치된다. 인덕터(172)는 인덕터(180)와 상이한 크기 및/또는 모양이다. 하나의 실시예에서, 전도성 트레이스(172)는 폭이 30-50㎛이고, 외측 치수 D8=200㎛이고 D9=400㎛인 타원형 모양으로 형성된다. 전도성 트레이스(180)는 폭이 30-50㎛이고, 둥근 코너와 외측 치수 D10=600㎛이고 D11=400㎛인 사각형 모양으로 형성된다. 인덕터(172)는 인덕터(180)로부터 D12=100㎛ 만큼 떨어지고, 인덕터(172)는 인덕터(180)로 부터 D13=50㎛ 만큼 떨어지며, 인덕터(180)는 인덕터(190)로부터 D14=100㎛의 최대 분리(즉, 최대 간격)가 된다. 인덕터(142,150)는 또한 원형, 다각형 또는 강화된 Q-요소 및 감소된 다이 영역에 맞는 모양을 가질 수 있다. 상이한 크기의 인덕터들(142,150)은 상이한 포트 임피던스를 생성한다.
도 10-12는 2.46-2.69 GHz 밴드패스 필터에 대한 dB로 표시된 S-변수 대 GHz로 표시된 주파수의 파형 비교 플롯을 도시하고 있다. 도 10은 종래 기술 도 1의 RF 밴드패스 필터 구현(동일한 크기 및 모양의 인덕터)을 나타내는 선(210)과, 도 7의 본 발명 실시예의 RF 밴드패스 필터 구현(비-균일 크기 및 모양 인덕터)을 나타내는 선(212)으로 표시된 삽입 손실 및 감쇄를 보여 주고 있다. 도 11은 보다 넓은 주파수 범위에 대한 도 10의 삽입 손실 및 감쇄를 도시하고 있다. 선(212)은 선(210)과 비교하여 2.46-2.69GHz 패스-대역 외측에서 보다 높은 감쇄를 보여 주고 있다. 예를 들면, 2.1GHz(WCDMA)에서, 선(212)은, -10dB 감쇄의 선(210)과 비교하여 -25dB 감쇄를 갖는다. 비슷하게, 5GHz(WiFi 고 대역)에서, 선(212)은, -28dB 감쇄의 선(210)과 비교하여 -43dB 감쇄를 갖는다. 도 12는 종래 기술 도 1의 RF 밴드패스 필터 구현(동일한 크기 및 모양의 인덕터)을 나타내는 선(214)과, 도 7의본 발명 실시예의 RF-대역 패스 필터 구현(비-균일의 크기 및 모양 인덕터)을 나타내는 선(216)으로 표시된 리턴 손실을 보여 주고 있다.
본 발명의 하나 이상의 실시예가 상세하게 기술되었지만, 당업자는 다음의 청구범위에 기재된 본 발명의 범위를 이탈하지 않는 범위에서 그 실시예들에 변형 및 적용이 이루어질 수 있다는 것을 이해할 것이다.

Claims (30)

  1. 기판과,
    상기 기판 위에 형성된 밴드패스 필터를 포함하되,
    상기 밴드패스 필터는,
    (a) 상기 기판 상에 형성되는 제 1 인덕터와,
    (b) 제 2 인덕터 - 상기 제 2 인덕터는 상기 제 1 인덕터와 상기 제 2 인덕터 간에 제 1 간격으로 상기 기판 상에 형성되고, 상기 제 2 인덕터는 상기 제 1 인덕터와 어떤 겹쳐지는 부분도 없으며 상기 제 1 인덕터와는 다른 크기 및 형상을 가짐 - 와,
    (c) 상기 기판 상에 형성되는 제 3 인덕터 - 상기 제 3 인덕터는, 상기 제 1 인덕터의 둘레 및 상기 제 2 인덕터의 둘레를 감싸도록 연장되어, 상기 제 1 인덕터, 제 2 인덕터, 제 3 인덕터 사이에 유도성 결합을 나타내고, 상기 제 3 인덕터와 상기 제 1 인덕터의 둘레 간의 제 2 간격은 상기 제 3 인덕터와 상기 제 2 인덕터의 둘레 간의 최대 간격보다 작음 - 를 포함하는
    반도체 소자.
  2. 제1항에 있어서,
    상기 제 1 인덕터의 제 1 단자와 제 2 단자 사이에 연결된 제 1 커패시터,
    상기 제 2 인덕터의 제 1 단자와 제 2 단자 사이에 연결된 제 2 커패시터, 및
    상기 제 3 인덕터의 제 1 단자와 제 2 단자 사이에 연결된 제 3 커패시터
    를 더 포함하는, 반도체 소자.
  3. 제1항에 있어서, 상기 제 1 인덕터 및 제 2 인덕터 각각은 타원형, 원형, 다각형 형상을 갖는, 반도체 소자.
  4. 제1항에 있어서,
    상기 제 1 인덕터 및 제 2 인덕터는 0.2 미만의 결합 계수를 갖고, 상기 제 1 인덕터와 제 3 인덕터는 0.2 미만의 결합 계수를 가지며, 상기 제 2 인덕터와 제 3 인덕터는 0.2 미만의 결합 계수를 갖는 반도체 소자.
  5. 제1항에 있어서,
    상기 제 2 인덕터의 제 1 단자와 제 2 단자 사이의 중간에 접속된 센터탭을 더 포함하는 반도체 소자.
  6. 삭제
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  10. 삭제
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  12. 기판과,
    상기 기판 상에 배치된 제 1 인덕터와,
    상기 기판 상에 배치된 제 2 인덕터 - 상기 제 2 인덕터는 상기 제 1 인덕터의 둘레 외부에 위치하고, 상기 제 1 인덕터와는 다른 크기 및 형상을 가지며, 상기 제 1 인덕터는 상기 제 2 인덕터의 둘레 외부에 위치함 - 와,
    상기 제 1 인덕터의 둘레의 외부 및 상기 제 2 인덕터의 둘레의 외부에 형성되는 제 3 인덕터 - 상기 제 1 인덕터 및 상기 제 2 인덕터는 유도성 결합을 나타내도록 상기 제 3 인덕터의 둘레 내에 형성됨 - 를 포함하는
    반도체 소자.
  13. 제12항에 있어서,
    상기 제 1 인덕터는 유도성을 나타내도록 권선되는 제 1 전도성 트레이스를 포함하는, 반도체 소자.
  14. 제13항에 있어서,
    상기 제 2 인덕터는 유도성을 나타내도록 권선되는 제 2 전도성 트레이스를 포함하는, 반도체 소자.
  15. 제14항에 있어서,
    상기 제 3 인덕터는 유도성을 나타내도록 권선되는 제 3 전도성 트레이스를 포함하는, 반도체 소자.
  16. 삭제
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  19. 제14항에 있어서,
    상기 제 2 전도성 트레이스의 제 1 단부와 제 2 단부 사이의 중간에 접속된 센터탭을 더 포함하는 반도체 소자.
  20. 삭제
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  26. 반도체 소자를 제작하는 방법으로서, 상기 방법은
    기판을 제공하는 단계와,
    상기 기판 위에 제 1 인덕터를 배치하는 단계와,
    상기 기판 위에 제 2 인덕터를 배치하는 단계 - 상기 제 2 인덕터는 상기 제 1 인덕터의 둘레 외부에 위치하고, 상기 제 1 인덕터와는 다른 크기 및 형상을 가지며, 상기 제 1 인덕터는 상기 제 2 인덕터의 둘레 외부에 위치함 - 와,
    상기 제 1 인덕터의 둘레 및 상기 제 2 인덕터의 둘레를 감싸도록 제 3 인덕터를 형성하는 단계를 포함하는,
    반도체 소자를 제작하는 방법.
  27. 제26항에 있어서, 제 1 인덕터는 유도성을 나타내도록 권선되는 제 1 전도성 트레이스를 포함하고, 제 2 인덕터는 유도성을 나타내도록 권선되는 제 2 전도성 트레이스를 포함하며, 제 3 인덕터는 유도성을 나타내도록 권선되는 제 3 전도성 트레이스를 포함하는, 반도체 소자를 제작하는 방법.
  28. 제27항에 있어서,
    기판 위에서 제 1 전도성 트레이스의 제 1 단부와 제 2 단부 사이에 제 1 커패시터를 형성하는 단계,
    기판 위에서 제 2 전도성 트레이스의 제 1 단부와 제 2 단부 사이에 제 2 커패시터를 형성하는 단계
    를 포함하는, 반도체 소자를 제작하는 방법.
  29. 제28항에 있어서, 기판 위에서 상기 제 3 전도성 트레이스의 제 1 단부와 제 2 단부 사이에 제 3 커패시터를 형성하는 단계를 더 포함하는, 반도체 소자를 제작하는 방법.
  30. 제27항에 있어서, 제 1 전도성 트레이스와 제 2 전도성 트레이스는 0.2 미만의 결합 계수를 갖고, 제 1 전도성 트레이스와 제 3 전도성 트레이스는 0.2 미만의 결합 계수를 가지며, 제 2 전도성 트레이스와 제 3 전도성 트레이스는 0.2 미만의 결합 계수를 갖는, 반도체 소자를 제작하는 방법.
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