KR20230054494A - 반도체 장치 및 제조 방법 및 전자 기기 - Google Patents

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KR20230054494A
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준이치로 후지마가리
스스무 이노우에
아츠시 후지와라
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Abstract

제1의 반도체 기판(11)상의 복수의 범프(13)와, 상기 제1의 반도체 기판상의 상기 복수의 범프 이외의 영역에의 렌즈재(57)를 포함하고, 상기 렌즈재와 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 렌즈재에 가장 가까운 상기 범프의 지름의 2배보다 크고, 상기 렌즈재에 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 범프의 최소 피치보다 큰 반도체 장치를 제공한다.

Description

반도체 장치 및 제조 방법 및 전자 기기{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD, AND ELECTRONIC APPLIANCE}
본 개시는, 반도체 장치 및 제조 방법, 및 전자 기기에 관한 것으로, 특히, 반도체 칩의 접합을 용이하게 행할 수 있도록 한 반도체 장치 및 제조 방법, 및 전자 기기에 관한 것이다.
반도체 칩끼리를, 범프를 이용한 플립 칩 본딩에 의해, 전기적으로 접속함에 의해, 종래의 와이어 본딩을 이용한 접속에 비하여, 접속부의 다핀화(多pin化) 및 저용량화를 가능하게 하고, 반도체 칩끼리의 데이터의 교환을 고속화하는 기술이 고안되어 있다(예를 들면, 특허 문헌 1 참조).
이 기술의 응용으로서, 표면형의 고체 촬상 장치의 집광면측에 주변 회로를 플립 칩 본딩으로 적층시키는 기술이 있다. 표면형의 고체 촬상 장치의 집광면측에서 플립 칩 본딩을 행하기 위해서는, 집광면에 범프를 형성할 필요가 있다. 그렇지만, 집광면에는 온 칩 렌즈라고 불리는 집광 구조가 형성되어 있고, 이 온 칩 렌즈를 구성하는 유기물 등의 렌즈재는, 화소 영역뿐만 아니라 주변 회로 영역도 포함하는 집광면의 전면에 적층되어 있다. 그 때문에, 반도체 기판에 형성되는 범프 접속용 전극 패드와 범프를 접속하기 위해 렌즈재를 개구하고, 그 개구의 위에 범프를 형성하게 된다.
이 경우, 렌즈재의 두께분만큼 개구의 깊이가 깊어지기 때문에, 범프를 고정밀도로 형성하는 것이 곤란해진다. 이것은, 고체 촬상 장치뿐만 아니라, 폴리이미드 등의 수지를 보호막으로서 사용하고 있는 소자에서도 마찬가지이다.
이상과 같이, 범프가 형성되는 영역에 렌즈재가 존재하는 경우, 반도체 칩의 접합을 용이하게 행할 수가 없다.
한편, 광전 변환 소자와 접속용 전극 등이 형성되는 제1의 반도체 칩과, A/D 변환 회로나 신호 처리 회로, 논리 연산 회로 등과 접속용 전극이 형성되는 제2의 반도체 칩을, 대향시켜서 범프로 접합함에 의해 적층한 고체 촬상 장치가 있다.
통상, 카메라 등에 사용되는 고체 촬상 장치의 화소수는, 수100만부터 수천만이기 때문에, 접속용 전극이 많이 필요해지고, 접속용 전극은 수십㎛ 피치의 고밀도로 배치되어 있다.
고밀도로 배치된 접속용 전극을 정확하게 접속하기 위해서는, 제1의 반도체 칩과 제2의 반도체 칩에 각각 얼라인먼트 마크(alignment mark)를 배치하고, 얼라인먼트 마크에 의거하여 정밀하게 위치맞춤을 행하면서 범프 접합을 행할 필요가 있다.
범프 접합의 방법으로서는, 칩 온 칩 접합 방법(예를 들면, 특허 문헌 2 참조), 칩 온 웨이퍼 접합 방법(예를 들면, 특허 문헌 3 참조) 등이 있다. 칩 온 칩 접합 방법은, 반도체 칩끼리를 반도체 칩 단위로 접합하는 방법이고, 접합 효율이 낮고, 대량 생산에는 맞지 않는다.
칩 온 웨이퍼 접합 방법은, 제1의 반도체 칩이 행렬형상으로 배치된 반도체 웨이퍼에 대해, 제2의 반도체 칩을 복수 접합하는 방법이다. 이 방법에서는, 칩 온 칩 접합 방법에 비하여 접합 효율이 좋아지지만, 반도체 웨이퍼에 대해 제2의 반도체 칩이 하나씩 접합되는 경우, 각 반도체 웨이퍼의 접합에 필요로 하는 시간은 접합한 제2의 반도체 칩의 수에 비례하여 길어진다. 이에 의해 단위시간당 처리량이 저하될 뿐만 아니라, 범프 접합에 필요한 열처리의 시간도 길어지기 때문에, 반도체 웨이퍼에 주는 열부하가 커진다.
또한, 반도체 웨이퍼에 대해 제2의 반도체 칩이 복수 통합하여 접합되는 경우, 반도체 웨이퍼당의 접합 회수가 감소하기 때문에, 접합에 필요로 하는 시간은 단축되지만, 미리 반도체 칩을 미러 반전하여 대칭축을 갖게 하여 둔다는 설계 제약이 필요해진다(예를 들면, 특허 문헌 4 및 5 참조). 그렇지만, 고체 촬상 장치는 제1의 반도체 칩에 투영된 렌즈 상(像)으로부터 화상 신호를 얻기 때문에, 동서남북이라는 물리적인 배치를 안이하게 변경할 수는 없다. 즉, 미러 반전 등의 설계 제약을 부과하는 것은 곤란하다. 따라서, 반도체 칩의 접합을 용이하게 행할 수가 없다.
일본 특개2006-49361호 공보 일본 특개2011-243612호 공보 일본 특개2001-196528호 공보 일본 특개2001-168383호 공보 일본 특표 2012-503884호 공보
이상과 같이, 반도체 칩의 접합을 용이하게 행할 수는 없었다.
본 개시는, 이와 같은 상황을 감안하여 이루어진 것으로, 반도체 칩의 접합을 용이하게 행할 수 있도록 하는 것이다.
본 개시의 제1의 실시의 형태에 관하여, 제1의 반도체 기판상의 복수의 범프와, 상기 제1의 반도체 기판상의 상기 복수의 범프 이외의 영역에의 렌즈재를 포함하고, 상기 렌즈재와 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 렌즈재에 가장 가까운 상기 범프의 지름의 2배보다 크고, 상기 렌즈재에 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 범프의 최소 피치보다 큰 반도체 장치를 제공한다.
본 개시의 제1의 실시의 형태의 전자 기기는 본 개시의 제1의 실시의 형태의 반도체 장치에 대응한다.
본 개시의 제2의 실시의 형태에 관하여, 제1의 반도체 기판상에 복수의 범프를 형성하는 단계와, 상기 제1의 반도체 기판상의 상기 복수의 범프 이외의 영역에 렌즈재를 형성하는 단계를 구비하고, 상기 렌즈재와 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 렌즈재에 가장 가까운 상기 범프의 지름의 2배보다 크고, 상기 렌즈재에 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 범프의 최소 피치보다 큰 반도체 장치의 제조 방법을 제공한다.
본 개시의 제3의 실시의 형태에 관하여, 사각형인 제1의 반도체 기판과, 사각형인 제2의 반도체 기판과, 사각형인 제3의 반도체 기판을 포함하고, 상기 제2의 반도체 기판의 면적은 상기 제1의 반도체 기판의 면적보다 작고, 상기 제2의 반도체 기판의 제1의 변의 적어도 일부의 영역은 상기 제1의 반도체 기판의 제1의 변의 적어도 일부의 영역과 동일면이 되는 반도체 장치를 제공한다. 상기 제3의 반도체 기판의 면적은 상기 제1의 반도체 기판의 면적보다 작고, 상기 제3의 반도체 기판의 제1의 변의 적어도 일부의 영역은 상기 제1의 반도체 기판의 제2의 변의 적어도 일부의 영역과 동일면이 된다.
본 개시의 제3의 실시의 형태의 전자 기기는 본 개시의 제3의 실시의 형태의 반도체 장치에 대응한다.
본 개시의 제3의 실시의 형태에서는, 상기 제1의 반도체 기판은 화소 어레이를 포함하고, 상기 제2의 반도체 기판 및 상기 제3의 반도체 기판 각각은 적어도 하나의 논리 회로를 포함한다. 상기 제1의 반도체 기판의 제1의 변 및 상기 제2의 반도체 기판의 제1의 변 각각은 적층된 반도체 장치의 제1의 변을 형성하는 스크라이브 라인에 대응된다. 상기 제1의 반도체 기판의 제2의 변 및 상기 제3의 반도체 기판의 제1의 변 각각은 상기 적층된 반도체 장치의 제2의 변을 형성하는 스크라이브 라인에 대응된다.
본 개시의 제4의 실시의 형태에 관하여, 복수의 논리 회로를 포함하는 제1의 반도체 기판을, 반도체 웨이퍼에 배열된 제2의 반도체 기판 및 제3의 반도체 기판에 접합하는 단계를 구비하고, 상기 제2의 반도체 기판 및 상기 제3의 반도체 기판 각각은 화소 어레이를 포함하는 반도체 장치의 제조 방법을 제공한다. 상기 제1의 반도체 기판은 상기 제2의 반도체 기판 및 상기 제3의 반도체 기판에 걸쳐있다. 상기 방법은 상기 제1의 반도체 기판의 제1의 변 및 상기 제2의 반도체 기판의 제1의 변이 서로 동일면이 되도록, 상기 제1의 반도체 기판의 제1의 변 및 상기 제2의 반도체 기판의 제1의 변을 절단하는 단계를 더 포함한다.
본 개시의 제4의 실시의 형태에서는, 복수의 논리 회로를 포함하는 제4의 반도체 기판을, 상기 제2의 반도체 기판 및 제5의 반도체 기판에 접합할 수 있고, 상기 제4의 반도체 기판은 상기 제2의 반도체 기판 및 상기 제5의 반도체 기판에 걸쳐있다. 상기 방법은 상기 제2의 반도체 기판의 제2의 변 및 상기 제4의 반도체 기판의 제1의 변이 서로 동일면이 되도록, 상기 제2의 반도체 기판의 제2의 변 및 상기 제4의 반도체 기판의 제1의 변을 절단하는 단계를 더 포함할 수 있다. 이러한 실시의 형태에서는, 상기 제1의 반도체 기판의 제1의 변 및 상기 제2의 반도체 기판의 제2의 변이 서로 동일면이 되는 반도체 장치가 생성된다. 또한, 상기 제2의 반도체 기판의 제2의 변 및 상기 제4의 반도체 기판의 제1의 변은 서로 동일면이 될 수 있다.
본 개시의 제1 및 제3의 실시의 형태에 의하면, 반도체 칩의 접합을 용이하게 행할 수 있다.
또한, 본 개시의 제2의 실시의 형태에 의하면, 반도체 칩의 접합을 용이하게 가능하게 하는 반도체 장치를 제조할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 본 개시를 적용한 반도체 장치로서의 CMOS 이미지 센서의 제1 실시의 형태의 구성례를 도시하는 블록도.
도 2는 도 1의 CMOS 이미지 센서의 제1의 구조례를 도시하는 도면.
도 3은 도 2의 CMOS 이미지 센서의 제조 방법의 개요를 설명하는 도면.
도 4는 범프의 형성 방법의 상세를 설명하는 도면.
도 5는 렌즈재가 반도체 칩의 광의 조사측의 전면(全面)에 적층되는 경우의 범프의 구조례를 도시하는 도면.
도 6은 도 1의 CMOS 이미지 센서의 제2의 구조례를 도시하는 단면도.
도 7은 도 1의 CMOS 이미지 센서의 제3의 구조례의 개략을 도시하는 단면도.
도 8은 도 1의 CMOS 이미지 센서의 제4의 구조례의 개략을 도시하는 단면도.
도 9는 개구 영역의 예를 설명하는 도면.
도 10은 개구 영역의 다른 예를 설명하는 도면.
도 11은 도 7의 영역의 형상의 예를 도시하는 도면.
도 12는 도 7의 영역의 형상의 다른 예를 도시하는 도면.
도 13은 도 7의 영역의 형상의 또 다른 예를 도시하는 도면.
도 14는 본 개시를 적용한 CMOS 이미지 센서의 제2 실시의 형태의 구성례의 개요를 도시하는 도면.
도 15는 도 14의 CMOS 이미지 센서의 다이싱 전의 구성례를 도시하는 사시도.
도 16은 도 15의 A-A 단면도.
도 17은 북칩과 남칩이 제각기 형성되는 CMOS 이미지 센서의 구조례를 도시하는 도면.
도 18은 도 14의 CMOS 이미지 센서의 제조 방법을 설명하는 사시도.
도 19는 본 개시를 적용한 전자 기기로서의 촬상 장치의 구성례를 도시하는 블록도.
도 20은 상술한 CMOS 이미지 센서를 사용하는 사용례를 도시하는 도면.
이하, 본 개시를 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1 실시의 형태 : CMOS 이미지 센서(도 1 내지 도 13)
2. 제2 실시의 형태 : CMOS 이미지 센서(도 14 내지 도 18)
3. 제3 실시의 형태 : 촬상 장치(도 19)
4. CMOS 이미지 센서의 사용례(도 20)
<제1 실시의 형태>
(CMOS 이미지 센서의 제1 실시의 형태의 구성례)
도 1은, 본 개시를 적용한 반도체 장치로서의 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서의 제1 실시의 형태의 구성례를 도시하는 블록도이다.
CMOS 이미지 센서(10)는, 반도체 칩(11)과 반도체 칩(12)이 범프(13)를 통하여 접속함에 의해 구성된다. 반도체 칩(11)과 반도체 칩(12)은, 각각, 실리콘 기판 등의 반도체 기판과 Cu나 Al 등의 금속 배선층으로 이루어진다.
반도체 칩(11)에는, 화소 영역(21), 화소 구동선(22), 수직 신호선(23), 수직 구동부(24), 칼럼 처리부(25-1), 및 시스템 제어부(27)가 형성된다. 또한, 반도체 칩(12)에는, 칼럼 처리부(25-2), 수평 구동부(26), 및 메모리·신호 처리부(28)가 형성된다.
화소 영역(21)에는, 입사광의 광량에 응한 전하량의 전하를 발생하여 내부에 축적하는 광전 변환 소자를 갖는 화소가, 행렬형상으로 2차원 배치되고, 촬상을 행한다. 또한, 화소 영역(21)에는, 행렬형상의 화소에 대해 행마다 화소 구동선(22)이 형성되고, 열마다 수직 신호선(23)이 형성된다.
수직 구동부(24)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 영역(21)의 각 화소를 행 단위 등으로 구동한다. 수직 구동부(24)의 각 행에 대응한 도시하지 않은 출력단에는, 화소 구동선(22)의 일단이 접속되어 있다. 수직 구동부(24)의 구체적인 구성에 관해 도시는 생략하지만, 수직 구동부(24)는, 판독 주사계 및 소출(掃出) 주사계(sweep scanning system)의 2개의 주사계를 갖는 구성으로 되어 있다.
판독 주사계는, 각 화소로부터의 화소 신호를 행 단위로 차례로 판독하도록, 각 행을 차례로 선택하고, 선택행의 화소 구동선(22)과 접속한 출력단부터 선택 신호 등을 출력한다. 이에 의해, 판독 주사계에 의해 선택된 행의 화소는, 광전 변환 소자에 축적된 전하의 전기 신호를 화소 신호로서 판독하고, 수직 신호선(23)에 공급한다.
소출 주사계는, 광전 변환 소자로부터 불필요한 전하를 쓸어내기(sweep)(리셋하기) 위해, 판독 주사계의 주사보다도 셔터 스피드의 시간분만큼 선행하여, 각 행의 화소 구동선(22)과 접속하는 출력단으로부터 리셋 신호를 출력한다. 이 소출 주사계에 의한 주사에 의해, 이른바 전자 셔터 동작이 행마다 차례로 행하여진다. 여기서, 전자 셔터 동작이란, 광전 변환 소자의 전하를 버리고, 새롭게 노광을 시작하는(전하의 축적을 시작하는) 동작인 것을 말한다.
칼럼 처리부(25-1)는, 화소 영역(21)의 열마다 마련된 신호 처리 회로의 일부이고, 칼럼 처리부(25-2)는, 타부(他部)이다. 칼럼 처리부(25-1)와 칼럼 처리부(25-2)는, 범프(13)를 통하여 접속함에 의해, 화소 영역(21)의 열마다 마련된 신호 처리 회로를 구성한다. 각 신호 처리 회로는, 선택행의 각 화소로부터 수직 신호선(23)을 통하여 출력되는 화소 신호에 대해, A/D 변환 처리, CDS(Correlated Double Sampling)(상관 이중 샘플링) 처리 등의 신호 처리를 행한다. 각 신호 처리 회로는, 신호 처리 후의 화소 신호를 일시적으로 유지한다.
수평 구동부(26)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 각 열의 신호 처리 회로를 순번대로 선택한다. 이 수평 구동부(26)에 의한 선택 주사에 의해, 각 신호 처리 회로에서 신호 처리된 화소 신호가 순번대로 메모리·신호 처리부(28)에 출력된다.
시스템 제어부(27)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성된다. 시스템 제어부(27)는, 타이밍 제너레이터에서 생성된 각종의 타이밍 신호를 기초로 수직 구동부(24), 칼럼 처리부(25-1), 칼럼 처리부(25-2), 및 수평 구동부(26)를 제어하는 제어 신호를 생성한다.
시스템 제어부(27)는, 수직 구동부(24)를 제어하는 제어 신호를 수직 구동부(24)에 공급하고, 칼럼 처리부(25-1)를 제어하는 제어 신호를 칼럼 처리부(25-1)에 공급한다. 또한, 시스템 제어부(27)는, 칼럼 처리부(25-2)를 제어하는 제어 신호를, 범프(13)를 통하여 칼럼 처리부(25-2)에 공급하고, 수평 구동부(26)를 제어하는 제어 신호를, 범프(13)를 통하여 수평 구동부(26)에 공급한다.
메모리·신호 처리부(28)는, 수평 구동부(26)로부터 출력되는 화소 신호에 대해 여러가지의 신호 처리를 행한다. 이때, 메모리·신호 처리부(28)는, 필요에 응하여, 신호 처리의 도중 결과 등을 내장하는 메모리에 격납하고, 필요한 타이밍에서 참조한다. 메모리는, 예를 들면, DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등에 의해 구성된다. 메모리·신호 처리부(28)는, 신호 처리 후의 화소 신호를 출력한다.
(CMOS 이미지 센서의 제1의 구조례)
도 2A는, 도 1의 CMOS 이미지 센서(10)의 제1의 구조례를 도시하는 단면도이고, 도 2B는, CMOS 이미지 센서(10)의 제1의 구조례를 광의 조사측에서 본 도면이다.
도 2A 및 도 2B에 도시하는 바와 같이, 반도체 칩(11)에는, 화소 영역(21) 등이 형성된다. 또한, 반도체 칩(11)의 반도체 칩(12)에 대응하는 영역에는, 칼럼 처리부(25-1) 및 시스템 제어부(27)로 이루어지는 주변 회로부(51)가 형성된다. 또한, 반도체 칩(11)에는, 와이어 본딩용 전극 패드(52)가 형성된다.
또한, 주변 회로부(51)에는, 범프 접속용 전극 패드(53A)가 형성된다. 반도체 칩(11)의 광의 조사측에는, 범프 접속용 전극 패드(53A)와 와이어 본딩용 전극 패드(52)에 대응하는 영역을 개구하도록, SiN 등의 패시베이션(54A)이 형성된다. 범프 접속용 전극 패드(53A)에는, 패시베이션(54A)의 개구를 통하여 범프(마이크로 범프)(13)가 접속된다.
한편, 반도체 칩(12)(의 칼럼 처리부(25-2))에는, 범프 접속용 전극 패드(53B)가 형성된다. 또한, 반도체 칩(12)의 광의 조사측과 반대측에는, 범프 접속용 전극 패드(53B)에 대응하는 영역을 개구하도록, SiN 등의 패시베이션(54B)이 형성된다. 범프 접속용 전극 패드(53B)에는, 패시베이션(54B)의 개구를 통하여 범프(13)가 접속된다. 그리고, 반도체 칩(12)은, 반도체 칩(12)상의 범프(13)와 반도체 칩(11)상의 범프(13)를 통하여, 반도체 칩(11)의 광의 조사측에 접합된다. 즉, 반도체 칩(11)의 광의 조사측에 반도체 칩(12)이, 플립 칩 본딩된다.
반도체 칩(11)과 반도체 칩(12)과의 사이에는, 기계 강도를 유지하기 위해 언더필 수지(55)가 충전되어 있다. 반도체 칩(11)상의 반도체 칩(12)의 접합 영역의 주위에는, 언더필 수지(55)의 충전시의 접합 영역 이외의 영역으로의 언더필 수지(55)의 유출을 방지하는 댐(56)이 형성되기 때문에, 언더필 수지(55)는 댐(56)의 내측으로만 퍼진다.
또한, 반도체 칩(11)의 광의 조사측에는, 범프(13) 이외의 영역 중의 화소 영역(21)에, 유기물 등의 렌즈재(57)가 형성된다. 렌즈재(57)는, 1종류의 유기물에 의해 구성되어도 좋고, 2종류 이상의 유기물이 적층됨에 의해 구성되어도 좋다. 렌즈재(57)를 구성하는 유기물의 위에는, 반사 방지막으로서, SiO2, SiN 등의 얇은 무기막이 적층되도록 하여도 좋다.
렌즈재(57)는, 화소 영역(21)에서 온 칩 렌즈로서 기능하여, 조사된 광을 화소 영역(21)에 집광시킨다. 반도체 칩(11)상의 화소 영역(21) 이외의 영역(58)에는, 렌즈재(57)가 형성되지 않는다. 즉, 렌즈재(57)는, 화소 영역(21) 이외의 영역(58)이 개구되어 있다.
또한, 도시는 생략하지만, 렌즈재(57)와 화소 영역(21)의 사이에는, 실제로는, 컬러 필터 등이 형성된다.
(CMOS 이미지 센서의 제조 방법의 설명)
도 3은, 도 2의 CMOS 이미지 센서(10)의 제조 방법의 개요를 설명하는 도면이다.
우선, 도 3A에 도시하는 바와 같이, 화소 영역(21), 주변 회로부(51), 및 와이어 본딩용 전극 패드(52)가 형성된 반도체 칩(11)의 광의 조사측의 전면에, 패시베이션(54A)과 렌즈재(57)가 적층된다.
다음에, 도 3B에 도시하는 바와 같이, 렌즈재(57)의 화소 영역(21) 이외의 영역(58)이 에칭되어, 개구된다. 그 후, 도 3C에 도시하는 바와 같이, 범프(13)와 범프 접속용 전극 패드(53A)를 접속하기 위해, 패시베이션(54A)의 범프 접속용 전극 패드(53A)에 대응하는 영역이 에칭되어, 범프용 개구부(71)가 형성된다. 또한, 와이어 본딩과 와이어 본딩용 전극 패드(52)를 접속하기 위해, 와이어 본딩용 전극 패드(52)에 대응하는 영역이 에칭되어, 와이어 본딩용 개구부(72)가 형성된다. 그리고, 도 3D에 도시하는 바와 같이, 주변 회로부(51)의 범프 접속용 전극 패드(53A)에 범프(13)가 형성되고, 주변 회로부(51)상의 반도체 칩(12)의 접합 영역의 주위에 댐(56)이 형성된다.
그 후, 도 3E에 도시하는 바와 같이, 범프(13)와 접속하는 범프 접속용 전극 패드(53B)가 형성된 반도체 칩(12)이, 반도체 칩(11)과 반도체 칩(12)의 범프(13)끼리를 접속하도록, 반도체 칩(11)의 주변 회로부(51)상에 접합된다. 그리고, 반도체 칩(11)과 반도체 칩(12)의 사이에 언더필 수지(55)가 충전된다.
도 4는, 반도체 칩(11)의 범프(13)의 형성 방법의 상세를 설명하는 주변 회로부(51) 부근의 확대도이다.
우선, 도 4A에 도시하는 바와 같이, 시드 메탈(73)이 퇴적된다. 그 후, 도 4B에 도시하는 바와 같이, 포토 리소그래피가 행하여져서, 범프(13)를 형성하는 영역 이외의 영역에 레지스트(74)가 형성된다.
다음에, 도 4C에 도시하는 바와 같이, 레지스트(74)를 마스크로서 이용하여, 솔더의 도금 성장이 행하여짐에 의해, 솔더(75)가 형성된다. 그 후, 도 4D에 도시하는 바와 같이, 레지스트(74)가 제거된다. 그리고, 도 4E에 도시하는 바와 같이, 솔더(75) 이외의 영역의 시드 메탈(73)이 에칭된다. 최후로, 도 4F에 도시하는 바와 같이, 리플로가 행하여져서, 범프(13)가 형성된다.
이에 대해, 렌즈재(57)가, 반도체 칩(11)의 광의 조사측의 전면에 적층되는 경우, 도 5에 도시하는 바와 같이, 범프 접속용 전극 패드(53A)의 광의 조사측에, 패시베이션(54A)에 더하여 렌즈재(57)가 존재한다. 따라서, 패시베이션(54A)과 렌즈재(57)를 개구하고, 개구부(81)를 형성할 필요가 있다. 따라서, 개구부(81)의 깊이와 개구폭의 애스펙트비가 커진다.
이에 의해, 범프(13)의 형성시의 솔더나 시드 메탈(73)의 매입성이 악화되거나, 리소그래피시의 노광·현상 부족에 의한 레지스트 잔사가 발생하기 쉬워지거나 한다. 그 결과, 범프(13)의 형성 이상(異常) 등이 발생한다.
또한, 렌즈재(57)는, 유기물에 의해 구성되기 때문에, 패시베이션(54A)의 개구부(81)의 에칭시에, 패시베이션(54A)의 개구부(81) 주변의 렌즈재(57)로부터 가스가 발생하거나, 에칭 가스와 반응하여 반응 생성물을 생기거나 한다. 또한, 렌즈재(57)가, 패시베이션(54A)에 비하여 무른(brittle) 재료인 경우, 패시베이션(54A)의 개구부(81)의 에칭시에, 렌즈재(57)가 물리적으로 에칭되어 비산하고, 비산한 렌즈재(57)가, 패시베이션(54A)의 개구부(81)의 에칭을 저해한다. 이에 의해, 패시베이션(54A)의 개구부(81)에 이상이 발생하고, 범프(13)의 형성 이상이나 접속 저항의 악화 등이 발생한다.
범프(13)의 미세화나 범프(13)의 피치의 협폭화(狹幅化)가 진행되면, 개구부(81)의 애스펙트비는 보다 커지기 때문에, 상술한 범프(13)의 형성시의 문제는 현저해진다. 그렇지만, 칼럼 처리부(25-2)를 반도체 칩(11)과는 별개의 반도체 칩(12)에 형성하고, 플립 칩 본딩하는 CMOS 이미지 센서(10)에서는, 범프(13)를 증가시킴으로써 고속 동작이 가능해진다. 따라서, 반도체 칩(12)의 한정된 사이즈의 중에, 보다 많은 범프(13)를 배열할 것이 요망되고 있고, 범프(13)의 미세화나 범프(13)의 피치의 협폭화가 필수이다. 또한, 렌즈재(57)가 두꺼운 경우도, 개구부(81)의 애스펙트비가 커지기 때문에, 상술한 범프(13)의 형성시의 문제는 현저해진다.
또한, 와이어 본딩용 전극 패드(52)는 충분히 크기 때문에, 와이어 본딩용 전극 패드(52)에 형성되는 와이어 본딩용 개구부(72)의 에칭에서는, 주위의 렌즈재(57)의 영향이 작다. 또한, 와이어 볼은, 리소그래피가 아니라, 초음파와 압력으로 기계적으로 합금을 형성하고, 압착함에 의해 형성되기 때문에, 범프(13)의 형성시와 같은 문제는 발생하지 않는다.
한편, CMOS 이미지 센서(10)에서는, 적어도 범프(13) 및 와이어 본딩용 전극 패드(52)가 형성되는 영역에서 개구되어 있기 때문에, 도 4E에 도시하는 바와 같이, 범프용 개구부(71)의 애스펙트비는, 도 5의 개구부(81)에 비하여 작아진다. 따라서, 범프(13)의 형성시의 솔더나 시드 메탈(73)의 매입성을 개선할 수 있다. 또한, 현상 등의 웨트 처리시에 액의 흐름이 방해되지 않는다. 그 결과, 리소그래피시의 노광·현상 부족에 의한 레지스트(74)의 잔사 등의 발생을 억제할 수 있다. 또한, 패시베이션(54A)의 범프용 개구부(71)의 에칭시에, 주변의 렌즈재(57)에 기인하는 에칭 저해가 발생하는 것을 방지할 수 있다.
(화소 영역과 주변 회로의 제2의 구조례)
도 6은, 도 1의 CMOS 이미지 센서(10)의 제2의 구조례를 도시하는 단면도이다.
도 6의 CMOS 이미지 센서(10)의 구조는, 렌즈재(57)가, 반도체 칩(12)에 대응하는, 반도체 칩(11)상의 댐(56)의 내측(댐(56)을 포함한다)의 전 영역인 영역(91)과 와이어 본딩용 전극 패드(52) 이외의 영역에 형성되는 점을 제외하고, 도 2의 구조와 동일하다.
즉, 도 6의 예에서는, 렌즈재(57)는, 반도체 칩(12)에 대응하는, 반도체 칩(12)보다 큰 반도체 칩(11)상의 영역(91)과, 와이어 본딩용 전극 패드(52)의 영역을 개구하도록 형성된다.
예를 들면, 댐(56)이, 반도체 칩(12)의 끝(端)부터 200㎛ 정도 떨어진 위치에 형성되는 경우, 반도체 칩(11)상의 반도체 칩(12)이 접합되는 영역의 끝부터 200㎛ 의 주위의 렌즈재(57)가 개구된다.
(화소 영역과 주변 회로의 제3의 구조례)
도 7은, 도 1의 CMOS 이미지 센서(10)의 제3의 구조례의 개략을 도시하는 단면도이다.
도 7의 CMOS 이미지 센서(10)의 구조는, 렌즈재(57)가, 반도체 칩(11)상의 댐(56)의 내측(댐(56)을 포함한다)의 일부의 반도체 칩(12)의 사이즈보다 큰 영역(92)뿐과 와이어 본딩용 전극 패드(52)를 개구하도록 형성되는 점을 제외하고, 도 2의 구조와 동일하다.
즉, 도 7의 예에서는, 렌즈재(57)는, 반도체 칩(12)에 대응하는, 반도체 칩(12)의 사이즈보다 크고, 또한, 댐(56)의 내측(댐(56)을 포함한다)의 영역보다 작은 반도체 칩(11)상의 영역과, 와이어 본딩용 전극 패드(52)를 개구하도록 형성된다.
이상과 같이, 도 6과 도 7의 예에서는, 렌즈재(57)는, 화소 영역(21) 이외의 영역에도 형성되기 때문에, 렌즈재(57)는, 화소 영역(21) 이외의 영역도 보호할 수 있다. 또한, 렌즈재(57)에 광의 반사를 방지하는 컬러 필터가 포함되는 경우, 화소 영역(21) 이외의 영역에서의 광의 반사를 방지할 수 있다.
주변 회로부(51)상의 일부에는, 렌즈재(57)가 형성되지 않지만, 언더필 수지(55)가 충전되기 때문에, 그 일부도 보호할 수 있다. 또한, 언더필 수지(55)로서 적절한 수지를 선택함에 의해, 댐(56)의 내측(댐(56)을 포함하지 않는다)으로부터의 광의 반사를 방지할 수 있다.
(화소 영역과 주변 회로의 제4의 구조례)
도 8은, 도 1의 CMOS 이미지 센서(10)의 제4의 구조례의 개략을 도시하는 단면도이다.
도 8의 CMOS 이미지 센서(10)의 구조는, 렌즈재(57)가, 반도체 칩(11) 및 와이어 본딩용 전극 패드(52)상의 댐(56)의 내측의 반도체 칩(12)과 동일한 사이즈의 영역(93)에서만 개구하도록 형성되는 점을 제외하고, 도 2의 구조와 동일하다.
즉, 도 8의 예에서는, 렌즈재(57)는, 반도체 칩(12)에 대응하는, 반도체 칩(12)과 동일한 사이즈인 반도체 칩(11) 및 와이어 본딩용 전극 패드(52)상의 영역(93)에서 개구하도록 형성된다.
또한, 반도체 칩(12)의 위치 어긋남을 고려하여, 렌즈재(57)는, 영역(93)보다 위치 어긋남분만큼 내측의, 반도체 칩(12)의 사이즈보다 작은 영역이 개구되어도 좋다. 단, 렌즈재(57)의 개구 영역이 너무 작아지면, 반도체 칩(11)의 전면에 렌즈재(57)가 형성되는 경우와 마찬가지로, 범프(13)의 형성시에 문제가 발생한다.
따라서 예를 들면, 도 9에 도시하는 바와 같이, 렌즈재(57)의 와이어 본딩용 전극 패드(52) 이외의 개구 영역(94)은, 렌즈재(57)에 가장 가까운 범프(13)측부터, 범프(13)에 가장 가까운 렌즈재(57)측까지의 거리(101)가, 리소그래피시의 개구 사이즈, 즉 범프(13)의 직경(102)의 2배와, 범프(13)의 피치의 최소치(103)의 어느 큰 쪽보다도 커지도록 형성된다.
또는, 도 9 및 도 10에 도시하는 바와 같이, 개구 영역(94)은, 렌즈재(57)와 범프(13)가 나열하는 방향의 범프용 개구부(71)의 사이즈(104)에 대한 렌즈재(57)에 가장 가까운 범프용 개구부(71)측부터, 범프용 개구부(71)에 가장 가까운 렌즈재(57)측까지의 거리(105)의 비율(이하, 범프 비율이라고 한다)에 비하여, 렌즈재(57)와 와이어 본딩(120)이 나열하는 방향의 와이어 본딩용 개구부(72)의 사이즈(123)에 대한 렌즈재(57)에 가장 가까운 와이어 본딩용 개구부(72)측부터, 와이어 본딩용 개구부(72)에 가장 가까운 렌즈재(57)측까지의 거리(124)의 비율(이하, 와이어 본딩 비율이라고 한다)이 작아지도록 형성된다.
즉, 범프 비율이, 와이어 본딩(120)의 형성시에 문제가 없는 와이어 본딩 비율 이상이 되도록, 개구 영역(94)이 형성된다.
이상과 같이, 도 8 내지 도 10의 예에서는, 도 6 및 도 7의 경우와 마찬가지로, 렌즈재(57)는, 화소 영역(21) 이외의 영역에도 형성된다. 따라서, 화소 영역(21) 이외의 영역도 보호하고, 화소 영역(21) 이외의 영역에서의 광의 반사를 방지할 수 있다.
또한, 렌즈재(57)의 와이어 본딩용 전극 패드(52) 이외의 개구 영역(영역(93), 개구 영역(94))의 사이즈는, 반도체 칩(12)의 사이즈 이하이다. 따라서, 반도체 칩(12)과 언더필 수지(55)에 의해, 주변 회로부(51)상의 렌즈재(57)의 개구 영역을 보호하고, 개구 영역에서의 광의 반사를 방지할 수 있다.
(영역(92)의 형상의 예)
도 11 내지 도 13은, 도 7의 영역(92)의 형상의 예를 도시하는, 반도체 칩(11)의 일부를 광의 조사측에서 본 도면이다.
도 11에 도시하는 바와 같이, 영역(92)은, 예를 들면, 반도체 칩(11)에 형성된 범프(13)의 전부를 둘러싸는 하나의 영역에 의해 구성된다. 이 경우, 반도체 칩(11)의 광의 조사측의 면에 렌즈재(57)에 의해 형성된 단차가 적어지고, 현상 등의 웨트 처리시에 액의 흐름이 방해되기 어려워진다.
또한, 영역(92)은, 도 12에 도시하는 바와 같이, 범프(13)를 2 이상의 그룹으로 분할하고, 그룹마다 범프(13)를 둘러싸는 2 이상의 영역에 의해 구성되도록 하여도 좋다. 또한, 영역(92)의 형상은, 사각형으로 한하지 않고, 예를 들면 도 13에 도시하는 바와 같이 원형이라도 좋다.
도 11 내지 도 13에서는, 영역(92)에 관해 설명하였지만, 영역(93) 및 개구 영역(94)에 대해서도 마찬가지이다.
제1 실시의 형태에서는, 본 개시를 CMOS 이미지 센서에 적용한 경우에 관해 설명하였지만, 본 개시는, CCD(Charge Coupled Device) 이미지 센서 등의 CMOS 이미지 센서 이외의 고체 촬상 장치에도 적용할 수 있다. 또한, 본 개시는, 유리재(57) 대신에 폴리이미드 등의 수지가 보호막으로서 사용되고, 범프가 형성되는 소자에도 적용할 수 있다. 또한, CMOS 이미지 센서(10)를 구성하는 각 부분의 반도체 칩(11)과 반도체 칩(12)으로의 분배하는 방법은, 상술한 방법으로 한정되지 않는다. 또한, 범프에 의해 접속되는 부분(部)은, 칼럼 처리부(25-1 및 25-2), 수평 구동부(26), 및 시스템 제어부(27)로 한정되지 않는다. 또한, 반도체 칩(12)은, 복수의 반도체 칩에 의해 형성되도록 하여도 좋다. 이 복수의 반도체 칩에 형성되는 부분은, 동일한 것이라도, 다른 것이라도 좋다.
<제2 실시의 형태>
(CMOS 이미지 센서의 제2 실시의 형태의 구성례의 개요)
도 14는, 본 개시를 적용한 CMOS 이미지 센서의 제2 실시의 형태의 구성례의 개요를 도시하는 도면이다.
도 14의 CMOS 이미지 센서(140)는, 도면 중 하측의 반도체 칩인 하(下)칩(lower chip)(141)과, 도면 중 상측의 반도체 칩인 상(上)칩(upper chip)(142)이, 플립 칩 본딩된 것이다.
하칩(141)은, 반도체 기판과 Cu나 Al 등의 금속 배선층에 의해 구성되고, 하칩(141)에는, 화소 영역(141A)과 주변 회로(141B)가 형성된다. 화소 영역(141A)의 구성은, 도 1의 화소 영역(21)의 구성과 마찬가지이다. 또한, 주변 회로(141B)의 구성은, 수직 구동부(24), 칼럼 처리부(25-1 및 25-2), 수평 구동부(26), 및 시스템 제어부(27)와 마찬가지로 구성되는데, 화소 영역(141A)과 동일한 하칩(141)에 형성되고, 상칩(142)과 접합하기 위한 도시하지 않은 범프를 갖는다.
하칩(141)상에 형성된 도시하지 않은 렌즈재는, 상칩(142)의 접합 영역에 대응하는 영역을 개구하여 형성된다. 따라서, 제1 실시의 형태와 마찬가지로, 주변 회로(141B)가 갖는 도시하지 않은 범프의 형성시의 문제의 발생을 방지할 수 있다.
상칩(142)은, 반도체 기판과 Cu나 Al 등의 금속 배선층에 의해 구성되고, 상칩(142)에는, 신호 처리 회로(142A)가 형성된다. 신호 처리 회로(142A)의 구성은, 도 1의 메모리·신호 처리부(28)의 구성과 마찬가지이다.
(다이싱 전(前)의 CMOS 이미지 센서의 구성례)
도 15는, 도 14의 CMOS 이미지 센서(140)의 다이싱 전의 구성례를 도시하는 사시도이고, 도 16은, 도 15의 A-A 단면도이다.
도 15에 도시하는 바와 같이, 다이싱 전의 CMOS 이미지 센서(140)는, 어레이형상으로 하칩(141)이 배치된 반도체 웨이퍼(150)와, 2개의 하칩(141)에 걸쳐서 접합되는 상칩(142)에 의해 구성된다. 또한, 도 15에서는, 반도체 웨이퍼(150) 중의, 2(가로)×3(세로)의 하칩(141)이 형성된 부분만을 도시하고 있다.
하칩(141)(제1의 반도체 칩)과 상칩(142)의 외형은, 소정의 두께를 갖는 사각형이다. 각 하칩(141)의 사이에는, 스크라이브 영역(151)이 마련된다. 상칩(142)이 걸치는 2개의 하칩(141) 사이의 스크라이브 영역(151)에는, TEG(Test Element Group) 패턴(161)과 마크(162)가 형성된다.
TEG 패턴(161)은, 하칩(141)과 상칩(142)을 접합하는 도시하지 않은 범프를 평가하기 위한 패턴이다. 마크(162)는, 하칩(141)과 상칩(142)의 접합시의 위치맞춤에 이용되는 마크이다. 하칩(141)과 상칩(142)은, 마크(162)와, 상칩(142)에 형성된 도시하지 않은 마크가 일치하도록 접합된다.
또한, 스크라이브 영역(151)에는, 하칩(141)과 상칩(142)을 접합하는 도시하지 않은 범프를 평가하기 위한 전극(163)이 형성되어, TEG 패턴(161)과 접속된다. 하칩(141)상의 상칩(142)이 접합되는 영역의 주위에는, 하칩(141)과 상칩의 접합시에, 하칩(141)과 상칩의 사이에 충전된 언더필 수지의 유출을 방지하는 댐(164)이 형성된다.
상칩(142)은, 도면 중 상측(북측)에 형성된 북(北)칩(north chip)(171)과, 도면 중 하측(남측)에 형성된 남(南)칩(south chip)(172)이, 스크라이브 영역(173)을 끼우고 형성된 것이다. 북칩(171)(제2의 반도체 칩)과 남칩(172)(제3의 반도체 칩)의 외형은, 소정의 두께를 갖는 사각형이다. 스크라이브 영역(173)에는, 하칩(141)과 상칩(142)의 접합시의 위치맞춤에 사용되는 도시하지 않은 마크가 형성된다.
상칩(142)에서는, 신호 처리 회로(142A)가 5개의 회로(181 내지 185)로 분할되고, 그 중의 2개의 회로(181) 및 회로(182)와, 3개의 회로(183 내지 185)가, 각각, 북칩(171), 남칩(172)에 형성된다.
다이싱 전의 CMOS 이미지 센서(140)는, 도 16에 도시하는 바와 같이, 하칩(141)의 주위의 스크라이브 영역(151)이 다이싱(절단)됨에 의해, 개편화된다.
이에 의해, 개편화된 CMOS 이미지 센서(140)에서, 스크라이브 영역(151)이 부가(附加)된 하칩(141)의 외형선(外形線)을 이루는 스크라이브 라인 중의, 도 15 중 좌우 방향(수평 방향)의 변(邊)(제1의 변)(191)의 전(全) 영역과, 스크라이브 영역(173)이 부가된 북칩(171)의 외형선을 이루는 스크라이브 라인 중의, 도 15 중 좌우 방향의 변(제2의 변)(192)의 전 영역이 동일면(面一)이 된다.
또한, 스크라이브 영역(151)이 부가된 하칩(141)의 외형선을 이루는 스크라이브 라인 중의, 변(191)과 대향하는 변(193)(제3의 변)의 전 영역과, 스크라이브 영역(173)이 부가된 남칩(172)의 외형선을 이루는 스크라이브 라인 중의, 도 15 중 좌우 방향의 변(제4의 변)(194)의 전 영역이 동일면이 된다.
또한, 제2의 실시의 형태에서는, 변(191)과 변(192)의 전 영역이 동일면이고, 변(193)과 변(194)의 전 영역이 동일면인 것으로 하지만, 각각, 적어도 일부의 영역이 동일면이라면, 전 영역이 동일면이 아니라도 좋다.
이상과 같이, CMOS 이미지 센서(140)에서는, 북칩(171)과 남칩(172)의 양쪽이 하나의 상칩(142)에 형성된다. 따라서, 하칩(141)에 대해 북칩(171)과 남칩(172)을 동시에 접합할 수 있다. 또한, 하칩(141)은 동일한 방향으로 반도체 웨이퍼(150)상에 형성되면 좋고, 하칩(141)에 대칭축(對稱軸)은 필요 없다. 또한, 북칩(171)과 남칩(172)에 대칭축은 필요 없다.
또한, 제조시에만 사용되는 TEG 패턴(161), 마크(162), 및 전극(163)은, 스크라이브 영역(151)에 배치되고, CMOS 이미지 센서(140)의 개편화시에 삭제된다. 따라서, TEG 패턴(161), 마크(162), 및 전극(163)이 CMOS 이미지 센서(140) 내에 배치되는 경우에 비하여, 하칩(141)의 유효 영역을 증가시킬 수 있다.
이에 대해, 도 17에 도시하는 바와 같이, 반도체 웨이퍼(201)에 형성된 하칩(202)에, 북칩(203)과 남칩(204)이 제각기 형성되는 경우, 하칩(202)에 대해 북칩(203)과 남칩(204)이 하나씩 접합된다.
따라서 북칩(203)과 남칩(204)의 각각에 관해, 접합시의 위치맞춤에 이용되는 마크(205), 마크(206)를 형성할 필요가 있다. 따라서, 도 17에 도시하는 바와 같이, 반도체 웨이퍼(201)의 하칩(202)에 마크(205)와 마크(206)가 형성되는 경우, 하칩(202)의 사이즈가 커지고 제조 비용이 증가한다.
또한, 북칩(203)과 남칩(204)의 각각에 관해, 하칩(202)상의 접합 영역의 주위에, 하칩(202) 사이에 충전된 언더필 수지의 유출을 방지하는 댐(207, 208)을 형성할 필요가 있다.
(CMOS 이미지 센서의 제조 방법의 설명)
도 18은, CMOS 이미지 센서(140)의 제조 방법을 설명하는 사시도이다.
우선, 도 18A에 도시하는 바와 같이, 반도체 웨이퍼(150)에는, 하칩(141)이 형성된다. 또한, 하칩(141) 사이의 스크라이브 영역(151)에는, TEG 패턴(161)과 마크(162)가 형성되고, 하칩(141)의 사이 이외의 스크라이브 영역(151)에는, 전극(163)이 형성된다. 하칩(141)의 상칩(142)이 접합되는 영역의 주위에는 댐(164)이 형성된다.
또한, 하칩(141)의 댐(164)의 내측의 주변 회로(141B)에는, 하칩(141) 내에 형성된 도시하지 않은 범프용 전극과 접속하도록, 전해 도금, 무전해 도금, 전사(轉寫), 압착 등의 방법으로 볼이나 필러 등의 범프(221)가 형성된다. 범프(221)는, 예를 들면 수십미크론의 협피치(狹pitch)로 배치된다. 또한, 범프(221)는, 전기적 특성이나 그 신뢰성을 확보할 수 있도록, 주로 Ni, Pd, Au, Sn, Ag, Pb, Bi, Cu, In 등의 금속재료를 사용하여, 배리어층, 시드층, 접합용 금속층 등에 의해 구성된다.
다음에, 도 18B에 도시하는 바와 같이, 회로(181)와 회로(182)가 형성된 북칩(171)과, 회로(183 내지 185)가 형성된 남칩(172)이, 스크라이브 영역(173)을 끼우고 배치됨에 의해, 상칩(142)이 형성된다. 북칩(171)과 남칩(172)에는, 범프(222)가 형성된다. 스크라이브 영역(173)에는, 마크(231)와 TEG 패턴(232)이 형성된다.
그리고, 도 18C에 도시하는 바와 같이, 마크(162)와 마크(231)가 일치하도록, 각 상칩(142)이, 순차적으로, 반도체 웨이퍼(150)상에 배치되어, 접합된다. 이에 의해, 북칩(171)의 범프(222)가, 어느 하칩(141)의 남측의 범프(221)에 접합되고, 남칩(172)의 범프(222)가, 그 하칩(141)과는 다른 하칩(141)의 북측의 범프(221)에 접합된다.
이와 같이, 마크(162)와 마크(231)에 의거하여 하칩(141)과 상칩(142)이 접합됨에 의해, 범프(221)와 범프(222)가 고밀도로 배치되는 경우라도, 범프(221)와 범프(222)를 정확하게 접속할 수 있다.
또한, 북칩(171)이 남측에 배치된 하칩(141)의 북측에는, 그 북칩(171)을 갖는 상칩(142)과는 다른 상칩(142)의 남칩(172)이 배치된다. 또한, 남칩(172)이 북측에 배치된 하칩(141)의 남측에는, 그 남칩(172)을 갖는 상칩(142)과는 다른 상칩(142)의 북칩(171)이 배치된다.
다음에, 하칩(141)과 상칩(142)의 사이에, 언더필 수지가, 1방향 또는 남북의 2방향으로부터 주입된다. 남북의 2방향으로부터 언더필 수지가 주입되는 경우에는, 남방향과 북방향에서, 좌우 반대 방향으로부터 선도포(線塗布, line application)가 행하여짐에 의해, 언더필 수지가 주입된다. 이에 의해, 하칩(141)과 상칩(142)이 고정된다.
최후로, 하칩(141)의 주위의 스크라이브 영역(151)이 다이싱되어, 도 18D에 도시하는 바와 같이, CMOS 이미지 센서(140)가 개편화된다.
이상과 같이, 북칩(171)과 남칩(172)이 통합하여 하칩(141)에 접합되기 때문에, 도 17에 도시한 바와 같이 북칩(203)과 남칩(204)을 제각기 하칩(202)에 접합하는 경우에 비하여, 접합 회수를 대폭적으로 삭감할 수 있다. 즉, 하칩(141)에, 북칩(171)과 남칩(172)을 용이하게 접합할 수 있다.
그 결과, 접합 TAT(Turn Around Time)가 단축되고, 제조 비용을 삭감할 수 있다. 또한, 범프 접속에 필요한 열처리의 시간이 짧아지기 때문에, 반도체 웨이퍼(150)에 주는 열부하가 삭감되고, 열처리에 의한다 CMOS 이미지 센서(140)의 특성에의 영향을 최소한으로 억제할 수 있다.
또한, 북칩(171)과 남칩(172)이 통합하여 하칩(141)에 접합되기 때문에, 북칩(171)과 남칩(172)의 접합시의 위치맞춤에 이용되는 마크나 범프를 평가하기 위한 TEG 패턴을 공유화할 수 있다.
또한, CMOS 이미지 센서(140)에서는, 미러 반전이나 대칭축이라는 레이아웃 제약이 없기 때문에, CMOS 이미지 센서(140) 내의 물리적인 배치를 변경할 필요는 없다.
또한, 제2 실시의 형태에서는, 하나의 상칩(142)과 접합되는 하칩(141)의 수가 2개였지만, 2개보다 많아도 좋다. 예를 들면, 상칩(142)이, 2(가로)×2(세로)의 4개의 하칩에 걸쳐서 접합되어도 좋고, 3(가로)×2(세로)의 6개의 하칩에 걸쳐서 접합되어도 좋다. 단, 하나의 상칩(142)과 접합되는 하칩(141)의 수는, 수율과 트레이드 오프의 관계에 있다.
또한, 제2 실시의 형태에서는, 신호 처리 회로(142A)를 구성하는 회로의 수가, 5인 것으로 하였지만, 복수라면, 어떤 수라도 좋다.
또한, 제2 실시의 형태에서는, 제1 실시의 형태와 마찬가지로, 하칩(141)상의 상칩(142)의 접합 영역에 대응하는 영역에 렌즈재가 형성되지 않도록 하였지만, 형성되도록 하여도 좋다.
또한, 제2 실시의 형태에서는, 화소 영역(141A)과 주변 회로(141B)가 동일한 하칩(141)에 형성되었지만, 다른 반도체 칩에 형성되도록 하여도 좋다. 이 경우에도, 반도체 칩끼리의 접합이, 하칩(141)과 상칩(142)의 접합과 마찬가지로 행하여진다.
또한, CMOS 이미지 센서(10)와 CMOS 이미지 센서(140)는, 이면 조사형 CMOS 이미지 센서라도, 표면 조사형 CMOS 이미지 센서라도 좋다. 단, CMOS 이미지 센서(10)와 CMOS 이미지 센서(140)가, 표면 조사형 CMOS 이미지 센서인 경우, 범프 접속용 전극 패드는 금속 배선층의 상층에 형성하면 좋다. 따라서, 통상의 와이어 본딩 접속용 전극 패드의 형성과 같은 공정에서 형성할 수 있다. 또한, 이면 조사형 CMOS 이미지 센서인 경우와 같이, 이면의 금속 배선층의 배선을 표면에 가져 오는 이면 재배선 공정을 행할 필요가 없다. 따라서, 제조 비용을 억제할 수 있다.
<제3 실시의 형태>
(촬상 장치의 한 실시의 형태의 구성례)
도 19는, 본 개시를 적용한 전자 기기로서의 촬상 장치의 한 실시의 형태의 구성례를 도시하는 블록도이다.
도 19의 촬상 장치(1000)는, 비디오 카메라나 디지털 스틸 카메라 등이다. 촬상 장치(1000)는, 렌즈군(1001), 고체 촬상 소자(1002), DSP 회로(1003), 프레임 메모리(1004), 표시부(1005), 기록부(1006), 조작부(1007), 및 전원부(1008)로 이루어진다. DSP 회로(1003), 프레임 메모리(1004), 표시부(1005), 기록부(1006), 조작부(1007), 및 전원부(1008)는, 버스 라인(1009)을 통하여 상호 접속되어 있다.
렌즈군(1001)은, 피사체로부터의 입사광(상광(像光, image light))을 취입하여 고체 촬상 소자(1002)의 촬상면상에 결상한다. 고체 촬상 소자(1002)는, 상술한 CMOS 이미지 센서(10)(140)로 이루어진다. 고체 촬상 소자(1002)는, 렌즈군(1001)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 DSP 회로(1003)에 공급한다.
DSP 회로(1003)는, 고체 촬상 소자(1002)로부터 공급된 화소 신호에 대해 소정의 화상 처리를 행하여, 화상 처리 후의 화상 신호를 프레임 단위로 프레임 메모리(1004)에 공급하여, 일시적으로 기억시킨다.
표시부(1005)는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 프레임 메모리(1004)에 일시적으로 기억된 프레임 단위의 화소 신호에 의거하여, 화상을 표시한다.
기록부(1006)는, DVD(Digital Versatile Disk), 플래시 메모리 등으로 이루어지고, 프레임 메모리(1004)에 일시적으로 기억된 프레임 단위의 화소 신호를 판독하여, 기록한다.
조작부(1007)는, 유저에 의한 조작하에, 촬상 장치(1000)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원부(1008)는, 전원을, DSP 회로(1003), 프레임 메모리(1004), 표시부(1005), 기록부(1006), 및 조작부(1007)에 대해 적절히 공급한다.
본 기술을 적용한 전자 기기는, 화상 취입부(광전 변환부)에 CMOS 이미지 센서를 사용하는 장치라면 좋고, 촬상 장치(1000) 외에, 촬상 기능을 갖는 휴대 단말 장치, 화상 판독부에 CMOS 이미지 센서를 사용하는 복사기 등이 있다.
< CMOS 이미지 센서의 사용례>
도 20은, 상술한 CMOS 이미지 센서(10)(140)를 사용하는 사용례를 도시하는 도면이다.
상술한 CMOS 이미지 센서(10)(140)는, 예를 들면, 이하와 같이, 가시광이나, 적외광, 자외광, X선 등의 광을 센싱하는 다양한 케이스에 사용할 수 있다.
-디지털 카메라나, 카메라 기능 부착의 휴대 기기 등의, 감상용으로 제공되는 화상을 촬영하는 장치
-자동 정지 등의 안전운전이나, 운전자의 상태의 인식 등을 위해, 자동차의 전방이나 후방, 주위, 차내 등을 촬영하는 차량탑재용 센서, 주행 차량이나 도로를 감시하는 감시 카메라, 차량 사이 등의 거리측정(測距)을 행하는 거리측정 센서 등의, 교통용으로 제공되는 장치
-유저의 제스처를 촬영하여, 그 제스처에 응한 기기 조작을 행하기 위해, TV나, 냉장고, 에어 컨디셔너 등의 가전에 제공되는 장치
-내시경이나, 적외광의 수광에 의한 혈관 촬영을 행하는 장치 등의, 의료나 헬스케어용으로 제공되는 장치
-방범 용도의 감시 카메라나, 인물 인증 용도의 카메라 등의, 시큐리티용으로 제공되는 장치
-피부를 촬영하는 피부 측정기나, 두피를 촬영하는 마이크로스코프 등의, 미용용으로 제공되는 장치
-스포츠 용도 등 용의 액션 카메라나 웨어러블 카메라 등의, 스포츠용으로 제공되는 장치
-밭이나 작물의 상태를 감시하기 위한 카메라 등의, 농업용으로 제공되는 장치
또한, 본 명세서에 기재된 효과는 어디까지나 예시로서 한정되는 것이 아니고, 다른 효과가 있어도 좋다.
또한, 본 개시의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 개시의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
예를 들면, 본 기술은, CMOS 이미지 센서 이외의, 복수의 반도체 칩을 플립 칩 본딩하는 반도체 장치에도 적용할 수 있다.
또한, 본 개시는, 이하와 같은 구성도 취할 수 있다.
(1)
제1의 반도체 기판상의 복수의 범프와,
상기 제1의 반도체 기판상의 상기 복수의 범프 이외의 영역에의 렌즈재를 구비하고,
상기 렌즈재와 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 렌즈재에 가장 가까운 상기 범프의 지름의 2배보다 크고,
상기 렌즈재에 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 범프의 최소 피치보다 큰 반도체 장치.
(2)
상기 렌즈재는, 상기 제1의 반도체 기판상의 화소 영역에만 형성되는 상기 (1)에 기재된 반도체 장치.
(3)
상기 렌즈재는, 상기 범프를 통하여 상기 제1의 반도체 기판에 접합되는 제2의 반도체 기판에 대응하는 상기 제1의 반도체 기판상의 영역 이외의 영역에만 형성되는 상기 (1)에 기재된 반도체 장치.
(4)
상기 렌즈재는, 상기 제1의 반도체 기판상의 영역에 개구를 갖도록 형성되고,
상기 개구는, 상기 제2의 반도체 기판보다 큰 상기 (3)에 기재된 반도체 장치.
(5)
상기 제2의 반도체 기판과 상기 제1의 반도체 기판 사이에 형성되는 언더필 수지와,
상기 제1의 반도체 기판상에 형성되고, 상기 제1의 반도체 기판상의 상기 제2의 반도체 기판이 접합되는 영역 이외의 영역으로의 상기 언더필 수지의 유출을 방지하는 댐을 또한 구비하고,
상기 렌즈재는, 상기 제1의 반도체 기판상의 상기 댐의 내측의 전 영역에 개구를 갖도록 형성되는 상기 (4)에 기재된 반도체 장치.
(6)
상기 제1의 반도체 기판과 상기 제1의 반도체 기판 사이에 형성된 언더필 수지와,
상기 제1의 반도체 기판상에 형성되고, 상기 제1의 반도체 기판상의 상기 제2의 반도체 기판이 접합되는 영역 이외의 영역으로의 상기 언더필 수지의 유출을 방지하는 댐을 또한 구비하고,
상기 렌즈재는, 상기 제1의 반도체 기판상의 상기 댐의 내측의 일부의 영역에만 개구를 갖도록 형성되는 상기 (3)에 기재된 반도체 장치.
(7)
상기 렌즈재는, 상기 제1의 반도체 기판상의 영역에 개구를 갖도록 형성되고,
상기 개구는 상기 제2의 반도체 기판보다 작은 상기 (3)에 기재된 반도체 장치.
(8)
상기 범프에 가장 가까운 상기 렌즈측은, 온 칩 렌즈측인 상기 (1)에 기재된 반도체 장치.
(9)
상기 제1의 반도체 기판상에 형성되고, 상기 범프와 접속되는 범프 접속용 전극 패드와,
상기 제1의 반도체 기판상에 형성되고, 와이어 본딩과 접속되는 와이어 본딩용 전극 패드를 또한 구비하고,
상기 렌즈재에 가장 가까운 와이어 본딩용 개구부측과 상기 와이어 본딩용 개구부에 가장 가까운 렌즈재측 사이의 거리의, 상기 와이어 본딩용 개구부의 사이즈에 대한 비율은, 상기 렌즈재에 가장 가까운 범프용 개구부측과 상기 범프용 개구부에 가장 가까운 상기 렌즈대측 사이의 거리의, 상기 범프용 개구부의 사이즈에 대한 비율보다 작은 상기 (1)에 기재된 반도체 장치.
(10)
제1의 반도체 기판상에 복수의 범프를 형성하는 단계와,
상기 제1의 반도체 기판상의 상기 복수의 범프 이외의 영역에 렌즈재를 형성하는 단계를 구비하고,
상기 렌즈재와 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 렌즈재에 가장 가까운 상기 범프의 지름의 2배보다 크고,
상기 렌즈재에 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 범프의 최소 피치보다 큰 반도체 장치의 제조 방법.
(11)
제1의 반도체 기판상의 복수의 범프와,
상기 제1의 반도체 기판상의 상기 복수의 범프 이외의 영역에의 렌즈재를 구비하고,
상기 렌즈재와 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 렌즈재에 가장 가까운 상기 범프의 지름의 2배보다 크고,
상기 렌즈재에 가장 가까운 범프측과 상기 범프에 가장 가까운 상기 렌즈재측 사이의 거리는, 상기 범프의 최소 피치보다 큰 전자 기기.
(12)
사각형인 제1의 반도체 기판과,
사각형인 제2의 반도체 기판과,
사각형인 제3의 반도체 기판을 구비하고,
상기 제2의 반도체 기판의 면적은 상기 제1의 반도체 기판의 면적보다 작고, 상기 제2의 반도체 기판의 제1의 변의 적어도 일부의 영역은 상기 제1의 반도체 기판의 제1의 변의 적어도 일부의 영역과 동일면이 되고,
상기 제3의 반도체 기판의 면적은 상기 제1의 반도체 기판의 면적보다 작고, 상기 제3의 반도체 기판의 제1의 변의 적어도 일부의 영역은 상기 제1의 반도체 기판의 제2의 변의 적어도 일부의 영역과 동일면이 되는 반도체 장치.
(13)
상기 제1의 반도체 기판은 화소 어레이를 포함하고,
상기 제2의 반도체 기판 및 상기 제3의 반도체 기판 각각은 적어도 하나의 논리 회로를 포함하고,
상기 제1의 반도체 기판의 제1의 변 및 상기 제2의 반도체 기판의 제1의 변 각각은 적층된 반도체 장치의 제1의 변을 형성하는 스크라이브 라인에 대응되고,
상기 제1의 반도체 기판의 제2의 변 및 상기 제3의 반도체 기판의 제1의 변 각각은 상기 적층된 반도체 장치의 제2의 변을 형성하는 스크라이브 라인에 대응되는 상기 (12)에 기재된 반도체 장치.
(14)
복수의 논리 회로를 포함하는 제1의 반도체 기판을, 반도체 웨이퍼에 배열된 제2의 반도체 기판 및 제3의 반도체 기판에 접합하는 단계와,
상기 제1의 반도체 기판의 제1의 변 및 상기 제2의 반도체 기판의 제1의 변이 서로 동일면이 되도록, 상기 제1의 반도체 기판의 제1의 변 및 상기 제2의 반도체 기판의 제1의 변을 절단하는 단계를 구비하고,
상기 제2의 반도체 기판 및 상기 제3의 반도체 기판 각각은 화소 어레이를 포함하고,
상기 제1의 반도체 기판은 상기 제2의 반도체 기판 및 상기 제3의 반도체 기판에 걸쳐있는 반도체 장치의 제조 방법.
(15)
복수의 논리 회로를 포함하는 제4의 반도체 기판을, 상기 제2의 반도체 기판 및 제5의 반도체 기판에 접합하는 단계와,
상기 제2의 반도체 기판의 제2의 변 및 상기 제4의 반도체 기판의 제1의 변이 서로 동일면이 되도록, 상기 제2의 반도체 기판의 제2의 변 및 상기 제4의 반도체 기판의 제1의 변을 절단하는 단계를 더 포함하고,
상기 제4의 반도체 기판은 상기 제2의 반도체 기판 및 상기 제5의 반도체 기판에 걸쳐있는 상기 (14)에 기재된 반도체 장치의 제조 방법.
(16)
사각형인 제1의 반도체 기판과,
사각형인 제2의 반도체 기판과,
사각형인 제3의 반도체 기판을 구비하고,
상기 제2의 반도체 기판의 면적은 상기 제1의 반도체 기판의 면적보다 작고, 상기 제2의 반도체 기판의 제1의 변의 적어도 일부의 영역은 상기 제1의 반도체 기판의 제1의 변의 적어도 일부의 영역과 동일면이 되고,
상기 제3의 반도체 기판의 면적은 상기 제1의 반도체 기판의 면적보다 작고, 상기 제3의 반도체 기판의 제1의 변의 적어도 일부의 영역은 상기 제1의 반도체 기판의 제2의 변의 적어도 일부의 영역과 동일면이 되는 전자 기기.
(17)
복수의 화소에 대응하는 복수의 온 칩 렌즈를 포함하는 제1의 반도체 기판과,
하나 이상의 고체 범프를 통하여 상기 제1의 반도체 기판의 광입사측에 장착된 제2의 반도체 기판을 구비하고,
상기 제1의 반도체 기판의 사이즈는 상기 제2의 반도체 기판의 사이즈보다 크고,
상기 제2의 반도체 기판은 상기 제1의 반도체 기판으로부터 하나 이상의 화소 신호를 수신하고, 상기 하나 이상의 화소 신호를 처리하고, 처리된 하나 이상의 화소 신호를 출력하는 반도체 장치.
10 : CMOS 이미지 센서
11, 12 : 반도체 칩
13 : 범프
21 : 화소 영역
52 : 와이어 본딩용 전극 패드
53A : 범프 접속용 전극 패드
55 : 언더필 수지
56 : 댐
57 : 렌즈재
71 : 범프용 개구부
72 : 와이어 본딩용 개구부
91 내지 93 : 영역
94 : 개구 영역
101 : 거리
102 : 직경
103 : 최소치
104 : 사이즈
105 : 거리
120 : 와이어 본딩
123 : 사이즈
124 : 거리
140 : CMOS 이미지 센서
141 : 하칩
171 : 북칩
172 : 남칩
191 내지 194 : 변

Claims (6)

  1. 광전 변환 소자를 가지는 화소가 행렬 형상으로 2차원 배치된 화소 영역과, 상기 화소로부터 얻어진 화소 신호의 신호 처리를 행하는 주변 회로부와, 와이어 본딩과 접속되는 와이어 본딩용 전극 패드를 평면 방향으로 배열한 제1 반도체 칩과,
    상기 제1 반도체 칩의 상기 주변 회로부 상에 접속된 제2 반도체 칩과,
    상기 제1 반도체 칩과 상기 제2 반도체 칩을 접속하는 범프 사이에 형성된 언더필 수지와,
    상기 제1 반도체 칩 상에 형성된, 상기 제1 반도체 칩 상의 상기 제2 반도체 칩이 접합된 영역 이외의 영역으로의 상기 언더필 수지의 유출을 방지하는 댐과,
    상기 화소 영역으로부터 상기 댐의 아래까지 일체로 형성됨과 함께, 상기 댐의 내측의 영역은 개구되고, 상기 화소 영역에 있어서는 온칩 렌즈로서 기능하는 렌즈재를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 렌즈재의 상에 반사 방지막을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 범프의 직경의 2배와, 상기 범프의 피치의 최소치의 어느 큰 쪽보다도,
    상기 범프의 가장 상기 렌즈재 측으로부터, 상기 렌즈재의 가장 상기 범프 측까지의 거리가 커지게 되도록 구성된 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 반도체 칩에 형성되고, 상기 범프와 접속되는 범프 접속용 전극 패드를 더 구비하고,
    상기 범프와 상기 범프 접속용 전극 패드를 접속하기 위한 상기 제1 반도체 칩의 개구부인 범프용 개구부의 크기에 대한, 상기 범프용 개구부의 가장 상기 렌즈재 측으로부터, 상기 렌즈재의 가장 상기 범프용 개구부 측까지의 거리의 비율과 비교하여, 상기 와이어 본딩과 상기 와이어 본딩용 전극 패드를 접속하기 위한 상기 제1 반도체 칩의 개구부인 와이어 본딩용 개구부의 크기에 대한, 상기 와이어 본딩용 개구부의 가장 상기 렌즈재 측으로부터, 상기 렌즈재의 가장 상기 와이어 본딩용 개구부측까지의 거리의 비율이 작아지게 되도록 구성된 것을 특징으로 하는 반도체 장치.
  5. 광전 변환 소자를 가지는 화소가 행렬 형상으로 2차원 배치된 화소 영역과, 상기 화소로부터 얻어진 화소 신호의 신호 처리를 행하는 주변 회로부와, 와이어 본딩과 접속되는 와이어 본딩용 전극 패드를 평면 방향으로 배열한 제1 반도체 칩의 상기 주변 회로부 상에 제2 반도체 칩이 접속되고, 상기 제1 반도체 칩과 상기 제 2 반도체 칩을 접속하는 범프 사이에 언더필 수지가 충전되고, 상기 제1 반도체 칩 상의 상기 제2 반도체 칩이 접합된 영역 주위에 상기 언더필 수지의 유출을 방지하는 댐이 형성된 반도체 장치의,
    상기 댐의 내측의 영역에 대해서는 개구하고, 상기 화소 영역으로부터 상기 댐의 아래까지 일체로, 상기 화소 영역에서 온칩 렌즈로서 기능하는 렌즈재를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 광전 변환 소자를 가지는 화소가 행렬 형상으로 2차원 배치된 화소 영역과, 상기 화소로부터 얻어진 화소 신호의 신호 처리를 행하는 주변 회로부와, 와이어 본딩과 접속되는 와이어 본딩용 전극 패드를 평면 방향으로 배열한 제1 반도체 칩과,
    상기 제1 반도체 칩의 상기 주변 회로부 상에 접속된 제2 반도체 칩과,
    상기 제1 반도체 칩과 상기 제2 반도체 칩을 접속하는 범프 사이에 형성된 언더필 수지와,
    상기 제1 반도체 칩 상에 형성된, 상기 제1 반도체 칩 상의 상기 제2 반도체 칩이 접합된 영역 이외의 영역으로의 상기 언더필 수지의 유출을 방지하는 댐과,
    상기 화소 영역으로부터 상기 댐의 아래까지 일체로 형성됨과 함께, 상기 댐의 내측의 영역은 개구되고, 상기 화소 영역에 있어서는 온칩 렌즈로서 기능하는 렌즈재를 구비하는 것을 특징으로 하는 전자 기기.
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