JP2001196528A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】半導体装置の生産効率の向上を図る。
【解決手段】最終形態の半導体装置は、親チップ１と子
チップ２とを互いの活性表面を対向させて接合したチッ
プ・オン・チップ構造に組み立てた後、この接合体をリ
ードフレームにボンディングして、パッケージ内に封止
することにより完成される。親チップ１と子チップ２と
の接合は、親チップ１が個片に切り出される前のウエハ
Ｗの状態で行われる。 【効果】これにより、ウエハＷの１回の搬送および配置
で、複数個の親チップ１と子チップ２との接合体を得る
ことができ、また、ウエハＷの位置が一度検出されてい
れば、子チップ２をウエハＷの表面に接合する度にウエ
ハＷの位置を検出するといった必要がないので、従来の
製造方法に比べて半導体装置の生産効率の向上を図るこ
とができる。
チップ２とを互いの活性表面を対向させて接合したチッ
プ・オン・チップ構造に組み立てた後、この接合体をリ
ードフレームにボンディングして、パッケージ内に封止
することにより完成される。親チップ１と子チップ２と
の接合は、親チップ１が個片に切り出される前のウエハ
Ｗの状態で行われる。 【効果】これにより、ウエハＷの１回の搬送および配置
で、複数個の親チップ１と子チップ２との接合体を得る
ことができ、また、ウエハＷの位置が一度検出されてい
れば、子チップ２をウエハＷの表面に接合する度にウエ
ハＷの位置を検出するといった必要がないので、従来の
製造方法に比べて半導体装置の生産効率の向上を図るこ
とができる。
Description
【０００１】
【発明の属する技術分野】この発明は、いわゆるチップ
・オン・チップ構造の半導体装置を製造する方法に関す
る。
・オン・チップ構造の半導体装置を製造する方法に関す
る。
【０００２】
【従来の技術】チップ・オン・チップ構造の半導体装置
は、たとえば、第１の半導体チップ（親チップ）をその
表面を上に向けた状態に配置し、その上方に表面を下に
向けた状態に第２の半導体チップ（子チップ）を配置し
た後、これらのチップをそれぞれＣＣＤカメラで撮像し
て画像処理を行うことにより各チップの位置を検出し、
これに基づいて両者の相対的な位置合わせ（アライメン
ト）を行い、その後にチップ同士を接合することにより
組み立てられる。
は、たとえば、第１の半導体チップ（親チップ）をその
表面を上に向けた状態に配置し、その上方に表面を下に
向けた状態に第２の半導体チップ（子チップ）を配置し
た後、これらのチップをそれぞれＣＣＤカメラで撮像し
て画像処理を行うことにより各チップの位置を検出し、
これに基づいて両者の相対的な位置合わせ（アライメン
ト）を行い、その後にチップ同士を接合することにより
組み立てられる。
【０００３】
【発明が解決しようとする課題】このような従来の製造
方法は、１個の半導体装置を組み立てる度に、各チップ
を搬送・配置する工程と各チップの位置を検出する工程
とを行わなければならないため、あまり生産効率が良い
とは言えなかった。
方法は、１個の半導体装置を組み立てる度に、各チップ
を搬送・配置する工程と各チップの位置を検出する工程
とを行わなければならないため、あまり生産効率が良い
とは言えなかった。
【０００４】そこで、この発明の他の目的は、上述の技
術的課題を解決し、生産効率の向上を図ることができる
半導体装置の製造方法を提供することである。
術的課題を解決し、生産効率の向上を図ることができる
半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、第１の半
導体チップの表面に、第２の半導体チップをその表面を
対向させた状態で接合したチップ・オン・チップ構造を
有する半導体装置を製造する方法であって、前記第１の
半導体チップを個片に切り出す前のウエハの状態で、こ
のウエハの表面に前記第２の半導体チップを接合させる
接合工程と、この接合工程の後に、前記ウエハを切断ラ
インに沿って切断することにより、半導体装置の個片を
切り出す切り出し工程とを含むことを特徴とする半導体
装置の製造方法である。
目的を達成するための請求項１記載の発明は、第１の半
導体チップの表面に、第２の半導体チップをその表面を
対向させた状態で接合したチップ・オン・チップ構造を
有する半導体装置を製造する方法であって、前記第１の
半導体チップを個片に切り出す前のウエハの状態で、こ
のウエハの表面に前記第２の半導体チップを接合させる
接合工程と、この接合工程の後に、前記ウエハを切断ラ
インに沿って切断することにより、半導体装置の個片を
切り出す切り出し工程とを含むことを特徴とする半導体
装置の製造方法である。
【０００６】この方法によれば、第１の半導体チップと
第２の半導体チップとの接合は、第１の半導体チップが
個片に切り出される前のウエハの状態で行われる。これ
により、ウエハの１回の搬送および配置で、複数個（ウ
エハに作り込まれている第１の半導体チップの個数に等
しい）の第１および第２の半導体チップの接合体を得る
ことができ、また、ウエハの位置が一度検出されていれ
ば、第２の半導体チップをウエハの表面に接合する度に
ウエハの位置を検出するといった必要はないから、従来
の製造方法と比較して、半導体装置の生産効率の大幅な
向上を図ることができる。
第２の半導体チップとの接合は、第１の半導体チップが
個片に切り出される前のウエハの状態で行われる。これ
により、ウエハの１回の搬送および配置で、複数個（ウ
エハに作り込まれている第１の半導体チップの個数に等
しい）の第１および第２の半導体チップの接合体を得る
ことができ、また、ウエハの位置が一度検出されていれ
ば、第２の半導体チップをウエハの表面に接合する度に
ウエハの位置を検出するといった必要はないから、従来
の製造方法と比較して、半導体装置の生産効率の大幅な
向上を図ることができる。
【０００７】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。
を、添付図面を参照して詳細に説明する。
【０００８】図１は、この発明の一実施形態に係る半導
体装置の製造方法を工程順に示す図解的な斜視図であ
り、図２は、前記製造方法により製造された半導体装置
の最終形態を示す図解的な断面図である。この最終形態
の半導体装置は、親チップ（第１の半導体チップ）１と
子チップ（第２の半導体チップ）２とを互いの活性表面
を対向させて接合したチップ・オン・チップ構造に組み
立てた後、この接合体をリードフレーム３にボンディン
グして、パッケージ４内に封止することにより完成され
る。この場合、活性表面とは、トランジスタなどの機能
素子が形成された活性表層領域側の表面を指す。親チッ
プ１および子チップ２は、いずれもシリコンチップであ
ってもよいが、化合物半導体（ガリウム砒素やガリウム
燐など）やゲルマニウム半導体などの他の種類の半導体
チップであってもよいし、親チップ１と子チップ２との
半導体の種類が一致している必要もない。
体装置の製造方法を工程順に示す図解的な斜視図であ
り、図２は、前記製造方法により製造された半導体装置
の最終形態を示す図解的な断面図である。この最終形態
の半導体装置は、親チップ（第１の半導体チップ）１と
子チップ（第２の半導体チップ）２とを互いの活性表面
を対向させて接合したチップ・オン・チップ構造に組み
立てた後、この接合体をリードフレーム３にボンディン
グして、パッケージ４内に封止することにより完成され
る。この場合、活性表面とは、トランジスタなどの機能
素子が形成された活性表層領域側の表面を指す。親チッ
プ１および子チップ２は、いずれもシリコンチップであ
ってもよいが、化合物半導体（ガリウム砒素やガリウム
燐など）やゲルマニウム半導体などの他の種類の半導体
チップであってもよいし、親チップ１と子チップ２との
半導体の種類が一致している必要もない。
【０００９】親チップ１と子チップ２との接合は、図１
(a)に示すように、親チップ１がウエハＷの状態で行わ
れる。すなわち、ウエハＷは、予め定められた区画ごと
に親チップ１の集積回路を作り込む回路形成工程などを
経た後に、図示しないウエハ載置台に向けて搬送されて
きて、このウエハ載置台上に表面を上に向けた状態にセ
ットされる。一方、子チップ２は、回路形成工程を経た
半導体ウエハが切断ラインに沿って切断されることによ
り各チップ片に切り出された後に、たとえば、図示しな
い吸着ハンドで吸着保持されて、ウエハ載置台上に載置
されているウエハＷの上方に搬送されてくる。吸着ハン
ドは、先端面に形成された吸着孔で子チップ２の裏面を
吸着して保持できるものであり、この吸着ハンドによっ
て搬送されてくる子チップ２は、ウエハＷの上方で、そ
の表面をウエハＷの表面に対向した状態に配置される。
(a)に示すように、親チップ１がウエハＷの状態で行わ
れる。すなわち、ウエハＷは、予め定められた区画ごと
に親チップ１の集積回路を作り込む回路形成工程などを
経た後に、図示しないウエハ載置台に向けて搬送されて
きて、このウエハ載置台上に表面を上に向けた状態にセ
ットされる。一方、子チップ２は、回路形成工程を経た
半導体ウエハが切断ラインに沿って切断されることによ
り各チップ片に切り出された後に、たとえば、図示しな
い吸着ハンドで吸着保持されて、ウエハ載置台上に載置
されているウエハＷの上方に搬送されてくる。吸着ハン
ドは、先端面に形成された吸着孔で子チップ２の裏面を
吸着して保持できるものであり、この吸着ハンドによっ
て搬送されてくる子チップ２は、ウエハＷの上方で、そ
の表面をウエハＷの表面に対向した状態に配置される。
【００１０】次いで、ウエハＷに作り込まれている所定
の親チップ１と前記吸着ハンドに保持された子チップ２
との相対的な位置合わせが行われる。この位置合わせ
は、たとえば、ウエハＷおよび子チップ２をＣＣＤカメ
ラなどで撮像して画像処理を行うことにより各チップの
位置を検出し、これに基づいて、ウエハＷの表面に形成
されている親チップ１のバンプ１１（図２参照）と子チ
ップ２の表面に形成されているバンプ２１（図２参照）
とが上手く接合されるように、ウエハＷに対する子チッ
プ２の位置を調整することにより達成される。そして、
この位置合わせの後または位置合わせと同時に、吸着ハ
ンドが下降されて、子チップ２がウエハＷ（親チップ
１）に向けて押し付けられ、これにより子チップ２がウ
エハＷの表面に接合される。
の親チップ１と前記吸着ハンドに保持された子チップ２
との相対的な位置合わせが行われる。この位置合わせ
は、たとえば、ウエハＷおよび子チップ２をＣＣＤカメ
ラなどで撮像して画像処理を行うことにより各チップの
位置を検出し、これに基づいて、ウエハＷの表面に形成
されている親チップ１のバンプ１１（図２参照）と子チ
ップ２の表面に形成されているバンプ２１（図２参照）
とが上手く接合されるように、ウエハＷに対する子チッ
プ２の位置を調整することにより達成される。そして、
この位置合わせの後または位置合わせと同時に、吸着ハ
ンドが下降されて、子チップ２がウエハＷ（親チップ
１）に向けて押し付けられ、これにより子チップ２がウ
エハＷの表面に接合される。
【００１１】子チップ２がウエハＷの表面に接合される
と、次に、新たな子チップ２がウエハＷの上方に搬送さ
れてきて、この新たに搬送されてきた子チップ２とウエ
ハＷとの位置合わせが行われる。このとき、ウエハＷの
位置は１個目の子チップ２を接合する際に既に検出され
ているので、この位置合わせに際しては、ウエハＷの位
置検出を行う必要がなく、子チップ２のみがＣＣＤカメ
ラなどで撮像されて、子チップ２の位置のみが検出され
る。
と、次に、新たな子チップ２がウエハＷの上方に搬送さ
れてきて、この新たに搬送されてきた子チップ２とウエ
ハＷとの位置合わせが行われる。このとき、ウエハＷの
位置は１個目の子チップ２を接合する際に既に検出され
ているので、この位置合わせに際しては、ウエハＷの位
置検出を行う必要がなく、子チップ２のみがＣＣＤカメ
ラなどで撮像されて、子チップ２の位置のみが検出され
る。
【００１２】こうして子チップ２が次々とウエハＷの表
面に接合され、図２(b)に示すように、ウエハＷに作り
込まれているすべての親チップ１上に子チップ２が接合
されると、ウエハＷの表面に設定された切断ライン（ス
クライブライン）に沿って、図示しないダイシングソー
によってウエハＷが切断され、親チップ１および子チッ
プ２の接合体が切り出される。そして、この切り出され
た親チップ１および子チップ２の接合体がリードフレー
ム３にボンディングされ、さらにパッケージ４内に封止
されることにより、図２に示す最終形態のチップ・オン
・チップ構造の半導体装置が完成する。
面に接合され、図２(b)に示すように、ウエハＷに作り
込まれているすべての親チップ１上に子チップ２が接合
されると、ウエハＷの表面に設定された切断ライン（ス
クライブライン）に沿って、図示しないダイシングソー
によってウエハＷが切断され、親チップ１および子チッ
プ２の接合体が切り出される。そして、この切り出され
た親チップ１および子チップ２の接合体がリードフレー
ム３にボンディングされ、さらにパッケージ４内に封止
されることにより、図２に示す最終形態のチップ・オン
・チップ構造の半導体装置が完成する。
【００１３】以上のようにこの実施形態によれば、親チ
ップ１と子チップ２との接合は、親チップ１が個片に切
り出される前のウエハＷの状態で行われる。これによ
り、ウエハＷの１回の搬送および配置で、複数個（ウエ
ハＷに作り込まれている親チップ１の個数に等しい）の
親チップ１と子チップ２との接合体を得ることができ、
また、ウエハＷの位置が一度検出されていれば、子チッ
プ２をウエハＷの表面に接合する度にウエハＷの位置を
検出するといった必要がないので、従来の製造方法に比
べて半導体装置の生産効率の向上を図ることができる。
ップ１と子チップ２との接合は、親チップ１が個片に切
り出される前のウエハＷの状態で行われる。これによ
り、ウエハＷの１回の搬送および配置で、複数個（ウエ
ハＷに作り込まれている親チップ１の個数に等しい）の
親チップ１と子チップ２との接合体を得ることができ、
また、ウエハＷの位置が一度検出されていれば、子チッ
プ２をウエハＷの表面に接合する度にウエハＷの位置を
検出するといった必要がないので、従来の製造方法に比
べて半導体装置の生産効率の向上を図ることができる。
【００１４】さらに、従来の製造方法で半導体装置を製
造した場合、チップ相互間の電気接続の良否を確認を半
導体装置ごとに行わなければならないが、この実施形態
によれば、親チップ１および子チップ２の接合体を切り
出すためのダイシングに先立ってウエハＷにプローブカ
ードを接続することにより、ウエハＷに作り込まれてい
るすべての親チップ１とこれに接合された子チップ２と
の間の電気接続を一度に確認できる。ゆえに、このよう
なチップ間電気接続の確認テストに要する手間を大幅に
軽減できる。
造した場合、チップ相互間の電気接続の良否を確認を半
導体装置ごとに行わなければならないが、この実施形態
によれば、親チップ１および子チップ２の接合体を切り
出すためのダイシングに先立ってウエハＷにプローブカ
ードを接続することにより、ウエハＷに作り込まれてい
るすべての親チップ１とこれに接合された子チップ２と
の間の電気接続を一度に確認できる。ゆえに、このよう
なチップ間電気接続の確認テストに要する手間を大幅に
軽減できる。
【００１５】この発明の一実施形態の説明は以上の通り
であるが、この発明は、他の形態で実施することもでき
る。たとえば、上述の実施形態では、１個の親チップ１
上に１個の子チップ２が接合された構成を例にとって説
明したが、１個の親チップ１上に複数個の子チップ２が
接合された構成の半導体装置を製造するために、この発
明を適用することが可能である。
であるが、この発明は、他の形態で実施することもでき
る。たとえば、上述の実施形態では、１個の親チップ１
上に１個の子チップ２が接合された構成を例にとって説
明したが、１個の親チップ１上に複数個の子チップ２が
接合された構成の半導体装置を製造するために、この発
明を適用することが可能である。
【００１６】その他、特許請求の範囲に記載された事項
の範囲で種々の設計変更を施すことが可能である。
の範囲で種々の設計変更を施すことが可能である。
【図１】この発明の一実施形態に係る半導体装置の製造
方法を工程順に示す図解的な斜視図である。
方法を工程順に示す図解的な斜視図である。
【図２】前記製造方法により製造された半導体装置の最
終形態を示す図解的な断面図である。
終形態を示す図解的な断面図である。
１ 親チップ（第１の半導体チップ） ２ 子チップ（第２の半導体チップ） Ｗ ウエハ
Claims (1)
- 【請求項１】第１の半導体チップの表面に、第２の半導
体チップをその表面を対向させた状態で接合したチップ
・オン・チップ構造を有する半導体装置を製造する方法
であって、 前記第１の半導体チップを個片に切り出す前のウエハの
状態で、このウエハの表面に前記第２の半導体チップを
接合させる接合工程と、 この接合工程の後に、前記ウエハを切断ラインに沿って
切断することにより、半導体装置の個片を切り出す切り
出し工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000003702A JP3422479B2 (ja) | 2000-01-12 | 2000-01-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000003702A JP3422479B2 (ja) | 2000-01-12 | 2000-01-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001196528A true JP2001196528A (ja) | 2001-07-19 |
| JP3422479B2 JP3422479B2 (ja) | 2003-06-30 |
Family
ID=18532604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000003702A Expired - Fee Related JP3422479B2 (ja) | 2000-01-12 | 2000-01-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3422479B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1367646A1 (fr) * | 2002-05-23 | 2003-12-03 | Valtronic S.A. | Module électronique |
| US7294531B2 (en) | 2004-01-09 | 2007-11-13 | Samsung Electronics Co., Ltd. | Wafer level chip stack method |
| US7648889B2 (en) | 2005-10-25 | 2010-01-19 | Disco Corporation | Production method for device |
| US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
| WO2016139914A1 (en) | 2015-03-05 | 2016-09-09 | Sony Corporation | Semiconductor device and manufacturing method, and electronic appliance |
-
2000
- 2000-01-12 JP JP2000003702A patent/JP3422479B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1367646A1 (fr) * | 2002-05-23 | 2003-12-03 | Valtronic S.A. | Module électronique |
| US7294531B2 (en) | 2004-01-09 | 2007-11-13 | Samsung Electronics Co., Ltd. | Wafer level chip stack method |
| US7648889B2 (en) | 2005-10-25 | 2010-01-19 | Disco Corporation | Production method for device |
| US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
| US9633973B2 (en) | 2012-12-20 | 2017-04-25 | Samsung Electronics Co., Ltd. | Semiconductor package |
| WO2016139914A1 (en) | 2015-03-05 | 2016-09-09 | Sony Corporation | Semiconductor device and manufacturing method, and electronic appliance |
| KR20170124526A (ko) | 2015-03-05 | 2017-11-10 | 소니 주식회사 | 반도체 장치 및 제조 방법 및 전자 기기 |
| KR20230054494A (ko) | 2015-03-05 | 2023-04-24 | 소니그룹주식회사 | 반도체 장치 및 제조 방법 및 전자 기기 |
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| Publication number | Publication date |
|---|---|
| JP3422479B2 (ja) | 2003-06-30 |
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