KR20090057888A - 웨이퍼 레벨 패키지 집적 및 그 방법 - Google Patents

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KR20090057888A
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야오지안 린
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스태츠 칩팩, 엘티디.
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Abstract

웨이퍼 레벨 칩 스케일 패키지에서, 웨이퍼 레벨 상호접속 구조체가 200℃를 초과하는 온도로 더미 기판에 형성된다. 제 1반도체 다이가 그 웨이퍼 레벨 상호접속 구조체에 장착된다. 웨이퍼 레벨 상호접속 구조체는 반도체 장치의 기능에 따라서 반도체 다이 및 하나 이상의 솔더 범프들 사이에 완전한 전기적 상호접속을 제공한다. 제 2반도체 다이가 제 1반도체 다이에 장착될 수 있다. 제 1밀봉체가 반도체 다이 위에 형성된다. 제 2밀봉체가 제 1밀봉체 위에 형성된다. 더미 기판이 제거된다. 제 1UBM이 제 1도전층과 전기적 접촉관계로 형성된다. 솔더 범프들이 제 1UBM과 전기적 접촉관계로 이루어진다. 제 2UBM이 반도체 다이를 웨이퍼 레벨 상호접속 구조체에 전기적으로 접촉시키도록 형성된다.
웨이퍼 레벨 반도체 패키지, 상호접속 구조체, 솔더 범프, UBM, 반도체 다이

Description

웨이퍼 레벨 패키지 집적 및 그 방법{Wafer Level Package Integration and Method}
본 발명은 일반적으로 반도체 장치, 특히 웨이퍼 레벨 패키지 집적에 관한 것이다.
반도체 장치들은 오락, 통신, 네트워크, 컴퓨터, 그리고 가정용 마켓 분야 제품들에서 발견된다. 반도체 장치들은 또한 군사, 우주 항공, 자동차, 산업용 콘트롤러 및 사무용 장비에서 발견된다. 반도체 장치들은 이들 응용 분야들 각각에 필요한 다양한 전기적 기능들을 수행한다.
반도체 장치들의 제조는 다수 다이를 갖는 하나의 웨이퍼 형성을 포함한다. 각 반도체 다이는 수백 내지 수천의 트랜지스터, 다양한 전기적 기능을 수행하는 다른 액티브 및 패시브 장치들을 포함한다. 주어진 하나의 웨이퍼에 대해서, 그 웨이퍼로부터의 각 다이는 전형적으로 동일한 적기적 기능을 수행한다. 프론트-엔드(front-end) 제조는 일반적으로 웨이퍼 상에 반도체 장치를 형성하는 것을 의미한다. 최종 웨이퍼는 트랜지스터 및 다른 액티브 및 패시브 부품들을 포함하는 액티브 사이드(active side)를 갖는다. 백-엔드(back-end) 제조는 최종 웨이퍼를 개 별적인 다이로 컷팅 또는 싱귤레이팅(singulating)하고 구조적 지지 및/또는 환경적 분리를 위해서 패키징하는 것을 의미한다.
반도체 제조의 한 가지 목표는 신속하고, 신뢰성 있으며, 소형이고 보다 고 밀도의 직접 회로(IC)에 적절한 패키지를 저렴한 비용으로 생산하는 것이다. 플립 칩 패키지(flip chip package) 또는 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)(WLCSP)는 고속, 고밀도 그리고 큰 핀 수(count)를 요망하는 IC에 이상적으로 적합하다. 플립 칩 스타일 패키징은 다이의 액티브 사이드를 칩 캐리어 기판 또는 프린트 회로 기판(PCB)를 향해 아래로 접하도록 장착시키는 것을 포함한다. 다이상의 액티브 장치들과 캐리어 기판 상의 도전 트랙들 사이의 전기적 및 기계적 상호접속은 다수의 도전성 솔더 범프 또는 볼들을 포함하는 하나의 솔더 범프 구조체를 통해서 달성된다. 그 솔더 범프들은 반도체 기판에 위치된 접촉 패드상에 증착된 솔더 재료에 인가되는 리플로오(reflow) 공정에 의해 형성된다. 이어서 그 솔더 범프들은 캐리어 기판에 솔더된다. 플립 칩 반도체 패키지는, 신호 전파를 감소시키고, 보다 낮은 캐패시턴스 및 전반적으로 양호한 회로 성능을 달성하기 위해서, 다이상의 액티브 장치로부터 캐리어 기판까지의 짧은 전기 도전 경로를 제공한다.
많은 응용에서, 하나 이상의 반도체 장치들의 웨이퍼 레벨 패키지 집적을 이루는 것이 요망된다. 반도체 다이 사이의 상호 접속은 관통 홀 도전 비어와 리디 스트리뷰션 층(redistribution layer, RDL)을 통해서 달성되어 왔다. 그러나, RDL을 포함하는 상호 접속 구조체의 형성이 낮은 글래스 전이 온도(glass transition temperature, Tg)를 갖는 유기 기판상에서 전형적으로 수행된다. 그 기판 Tg는 일반적으로 200℃ 미만이고, 이것은 상호접속 구조체에 대한 프로세스 선택을 제한한다. 또한, 반도체 웨이퍼의 인터-웨이퍼(inter-wafer) 및 인트라-웨이퍼(intra-wafer) 레지스트래이션 변형이 비교적 크고, 이것은 제조성(manufacturability) 및 웨이퍼 집적을 감소시킨다.
하나의 실시예에서, 본 발명은, 기판을 제공하는 단계와, 상기 기판상에 제 1패시베이션층을 형성하는 단계, 상기 제 1패시베이션층 위에 제 1도전층을 형성하는 단계, 상기 제 1도전층 및 제 1패시베이션층 위에 제 2패시베이션층을 형성하는 단계, 상기 제 2패시베이션층 위에 제 2도전층을 형성하는 단계, 상기 제 2도전층 위에 제 3패시베이션층을 형성하는 단계, 상기 제 2도전층과 전기적 접촉을 하는 제 3도전층을 형성하는 단계, 그리고 상기 제 3도전층 및 제 3패시베이션층 위에 제 4패시베이션층을 형성하는 단계에 의해 웨이퍼 레벨 상호접속 구조체를 형성하는 단계를 포함하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법을 제공한다. 그 방법은 다수 제 1반도체 다이들을 상기 제 3도전층과 전기적 접촉관계로 웨이퍼 레벨 상호접속 구조체상에 장착하는 단계, 제 1밀봉체를 상기 다수 제 1반도체 다이 위에 증착시키는 단계, 상기 기판을 제거하는 단계, 상기 제 1도전층과 전기적 접촉관계에 있는 제 1언더 범프 메탈라이제이션(UBM)을 형성하는 단계, 그리고 상기 제 1UBM상에 다수 솔더 범프들을 형성하는 단계를 또한 포함한다.
다른 하나의 실시예에서, 본 발명은, 기판을 제공하는 단계, 상기 기판상에 제 1도전층을 형성하는 단계, 상기 제 1도전층과 전기적 접촉관계의 제 2도전층을 형성하는 단계, 그리고 상기 제 2도전층과 전기적 접촉관계의 제 3도전층을 형성하는 단계에 의해 웨이퍼 레벨 상호접속 구조체를 형성하는 단계를 포함하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법을 제공한다. 그 방법은 다수 제 1반도체 다이들을 상기 제 3도전층과 전기적 접촉관계로 웨이퍼 레벨 상호접속 구조체상에 장착하는 단계, 제 1밀봉체를 상기 다수 제 1반도체 다이 위에 증착시키는 단계, 상기 기판을 제거하는 단계, 그리고 상기 제 1도전층과 전기적 접촉관계에 있는 백사이드 상호접속체를 형성하는 단계를 또한 포함한다.
다른 하나의 실시예에서, 본 발명은, 기판을 제공하는 단계, 200℃를 초과하는 온도로 기판 위에 웨이퍼 레벨 상호접속 구조체를 형성하는 단계, 사이 웨이퍼 레벨 상호접속 구조체와 전기적 접촉 관계로 다수 제 1반도체 다이를 장착시키는 단계, 상기 다수 제 1반도체 다이 위에 제 1밀봉체를 증착시키는 단계, 그리고 기판을 제거하는 단계를 포함하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법을 제공한다.
다른 하나의 실시예에서, 본 발명은, 200℃를 초과하는 온도로 형성된 웨이퍼 레벨 상호접속 구조체를 포함하는 반도체 장치를 제공한다. 다수의 제 1반도체 다이는 웨이퍼 레벨 상호접속 구조체에 장착되고 그것과 전기적 접촉관계에 있다. 밀봉체가 상기 다수 제 1반도체 다이 위에 증착된다.
반도체 기판을 장착하기 전에 더미 기판상에 WL RDL을 형성함으로써 백그라운드에서 언급되는 WL RDL 공정으로 인한 공정 온도 제한이 감소될 수 있다. 환언하면, 공정에서 사용된 200℃ 미만의 Tg를 갖는 기판이 없기 때문에, 200℃를 초과하는 보다 높은 온도가 WL RDL 형성을 위해 사용될 수 있다.
본 발명은 유사한 참조 번호가 동일 또는 유사한 성분들을 나타내는 도면들을 참조하는 다음의 설명에 있는 하나 이상의 실시예들에서 기술될 것이다. 본 발명이 본 발명의 목적을 달성하기 위한 최선 모드 관점에서 기술되지만, 당업자는 첨부된 청구범위와 다음의 설명 및 도면에 의해 지지되는 그들의 균등물에 의해 한정되는 본 발명의 정신 및 범위내에 포함되는 변형, 변화 및 치환물을 커버하는 의도라는 것을 이해할 것이다.
도 1은 웨이퍼 레벨 칩 스케일 패키지 제조 공정을 도시하고 있다. 제 1단계(12)에서, 웨이퍼 레벨 공정이 더미(dummy) 실리콘 웨이퍼상에 회로를 형성하기 위해 사용된다. 웨이퍼 레벨 공정은 웨이퍼 레벨 리디스트리뷰션(redistribution), 재료 증착 및 제거 공정, 웨이퍼로부터 재료를 제거하기 위한 패턴닝 공정, 웨이퍼의 전기적 특성들을 변화시키기 위한 도핑 공정과 같은 어떤 반도체 장치 제조 공정들을 포함할 수 있다. 웨이퍼 레벨 공정 동안에, 재료의 싱글 또는 멀티플 층들이 더미 실리콘 웨이퍼상에 증착되고 패턴화된다. 단계(14)에서, 반도체 다이는 본딩 또는 플립-칩 접속 공정을 사용하여 웨이퍼상에 형성된 접 촉 패드에 연결된다. 단계(16)에서, 밀봉체 또는 몰딩 화합물이 웨이퍼상에 증착되고 반도체 다이에 부착된다. 그 몰딩 및 밀봉체 화합물은 아래에 기술되는 어떤 적절한 재료를 포함할 수 있다. 단계(18)에서, 더미 실리콘 웨이퍼가 기계적 백 그라인딩 및 웨트(wet) 에칭, 플라즈마 에칭 또는 화학-기계적 폴리싱을 사용하여 제거된다. 더미 실리콘 웨이퍼가 제거된 후에, 선택적인 단계(20)는 웨이퍼 레벨 공정 동안에 증착되었던 하나 이상의 패시베이션(passivation) 층들에 있는 비어(via)들을 개방시킨다. 그 비어들은 리소그래피 및/또는 에칭 공정을 사용하여 개방될 수 있다. 선택적인 단계(22)에서, 언더 범프 메탈라이제이션(under bump metalization, UBM) 및 솔더 범프들이 단계(20)에서 형성된 비어들 위에 증착된다.
도 2a-2c는 WLCSP 또는 다른 반도체 장치에 사용하기 위한 웨이퍼 레벨 상호접속 구조체를 도시하고 있다. 도 2a에서, 실리콘, 글래스, 적절한 열팽창 계수(CTE)의 복합 재료, 또는 200℃를 초과하는 공정온도를 지탱할 수 있는 다른 재료로 이루어진 저렴한 비용의 더미 기판(30)이 제공된다. 기판(30)은 임시의 그리고 희생 지탱 웨이퍼 기판이다.
패시베이션(passivation) 층(32)이 기판(30) 위에 형성된다. 패시베이션층(32)은 실리콘 에천트(echant)로서 양호한 선택성을 갖고 따라서 나중의 더미 기판 제거 동안에 식각 정지막으로 작용할 수 있 는 것으로 선택된다. 패시베이션 층(32)은 질화실리콘(Si3N4), 이산화실리콘(SiO2), 산질화실리콘(SiON), SiO2/Si3N4, 또는 절연 특성을 갖는 다른 재료의 싱글 또는 멀티플 층들을 가질 수 있다. 패시베이션 층(32)은 구리(Cu)와 같은 금속 층일 수 있다.
도전층(34)이 패턴닝 또는 증착공정을 이용하여 접촉 패드로서 형성된다. 도전 층(34)이 알루미뉴(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 또는 다른 전기 전도성 재료로 이루어진다. 도전층(34)의 증착은 전해 도금 또는 무전해 도금을 사용한다.
패시베이션층(36)이 구조적 지지 및 전기적 분리를 위해서 패시베이션층(32) 및 도전층(34)위에 형성된다. 패시베이션층(36)은 Si3N4, SiO2, SiON, 폴리이미드(PI), 벤조사이클로뷰텐(BCB), 폴리벤조옥사졸(PBO), WPR, 에폭시, 또는 다른 절연재료의 하나 이상의 층들을 가질 수 있다. 패시베이션층(36)의 일부가 도전층(34)을 노출시키도록 마스크-디파인드 에칭(mask-defined etching) 공정을 이용하여 제거된다.
전기 도전층(38)이 패시베이션층(36) 위에 증착되고 그것의 외양(contour)을 따른다. 도전층(38)은 전기적으로 도전층(34)에 연결된다. 도전층(38)은 알루니늄(Al), 니켈(Ni), 니켈바나듐(NiV), 구리(Cu) 또는 구리(Cu) 합금으로 이루어질 수 있다. 도전층(38)은 전해 도금 또는 무전해 도금에 의해 이루어질 수 있다. 도전층(38)은 티타늄(Ti), 티타늄텅스텐(TiW), 또는 크롬(Cr)의 부착층을 사용하여 싱글 또는 멀티플 층들로 이루어질 수 있다.
패시베이션층(40)이 구조적 지지 및 전기적 절연을 위해 패시베이션층(36) 및 도전층(38)상에 형성된다. 패시베시션층(40)은 Si3N4, SiO2, SiON, PI, BCB, PBO, WPR, 에폭시, 또는 다른 절연재료의 하나 이상의 층들을 가질 수 있다. 패시베이션층(40)의 일부가 도전층(38)을 노출시키도록 마스크-디파인드 에칭 공정을 이용하여 제거된다.
전기 도전층(42)이 도전층(38)과 전기적 접촉관계로 패시베이션층(40)위에 형성된다. 도전층(42)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 전기 도전 재료로 이루어질 수 있다. 도전층(42)의 증착은 전해 도금 또는 무전해 도금 공정을 사용한다.
패시베시션층(44)이 구조적 지지 및 전기적 분리를 위해 패시베이션층(40) 및 도전층(42)상에 형성된다. 패시베시션층(44)은 Si3N4, SiO2, SiON, PI, BCB, PBO, WPR, 에폭시, 또는 다른 절연재료의 하나 이상의 층들을 가질 수 있다. 패시베이션층(44)의 일부가 도전층(42)을 노출시키도록 마스크-디파인드 에칭 공정을 이용하여 제거된다. 패시베이션층(44)은 선택적이다.
금속층(46)이 증발, 전해 도금, 무전해 도금, 또는 스크린 프린팅 공정에 의해 패시베이션층(44) 및 도전층(42)상에 증착된다. 금속층(46)은 UBM층이다. UBM층(46)은 Ti, Ni, NiV, Cu 또는 구리합금으로 이루어질 수 있다.
패시베이션층(32), 도전층(34), 패시베이션층(36), 도전층(38), 패시베이션층(40), 도전층(42) 그리고 패시베이션층(44)의 조합은 웨이퍼 레벨 리디스트리뷰션 층(wafer level redistribution layer, WL RDL) 또는 상호접속 구조체(48)를 구성한다. WL RDL(48)은 도 2a에 기술된 상호접속 회로 빌드-업 공정(interconnect circuit build-up process)을 통해 구현되어 이하에 기술되는 솔더 범프들(62)에의 전기 접속뿐 아니라 반도체 다이(50, 54) 사이의 전기 접속을 제공한다.
도 2b에서, 반도체 다이(50)는 그것의 액티브 표면에 형성된 접촉 패드(52) 를 갖는다. 접촉 패드(52)는 열적 본딩(thermal bonding) 또는 플립 칩 상호접속(flip chip interconnect)에 의해 UBM(46)에 전기적으로 연결된다. 비슷하게, 반도체 다이(54)는 그것의 액티브 표면에 접촉 패드(56)를 갖는다. 접촉 패드(56)는 열적 본딩 또는 플립 칩 상호접속에 의해 UBM(46)에 전기적으로 연결된다. 반도체 다이들(50, 54)은 WL RDL(48)의 정부면에 장착될 수 있고, 상호접속 구조체 및/또는 UBM(46)의 도전층들에 연결될 수 있는 다양한 IC다이들 및 개별적인 부품들을 대표하고 있다.
반도체 다이(50, 54) 각각은 다이의 전기적 설계에 따라서 액티브 표면상에 액티브 및 패시브 장치들, 도전층들 및 절연층들을 포함한다. 개별적인 부품들은 필터, 인덕터, 레지스터 또는 캐패시터와 같은 개별적인 패시브 장치들, 또는 다른 개별적인 장치일 수 있다.
밀봉체 또는 몰딩 화합물(58)이 반도체 다이(50, 54)위의 WL RDL 상호 접속체(48) 정부면에 형성된다. 밀봉체(58)는 에폭시 또는 폴리머 재료로 이루어질 수 있고, 공정에 투입되는 고상 또는 액상 재료일 수 있다. 반도체 다이(50, 54)의 백사이드는 몰딩 공정에서 노출될 수 있다.
도 2c에서, 더미 기판(30)이 기계적 백그라인딩, 화학적 웨트(wet) 에칭, 플라즈마 드라이 에칭, 또는 화학 기계적 폴리싱에 의해 제거된다. 패시베이션층(32)이 도전층(34)을 노출시키도록 패턴화되고 에칭된다. 또한, 패시베이션층(32)이 도전층(34)이 기판(30)상에 형성되기 전에 패턴화되고 에칭된다. 금속층(60)이 증발, 전해 도금, 무전해 도금 또는 스크린 프린팅 공정에 의해 패시베이 션층(32)상에 증착된다. 금속층(60)은 Ti, Ni, NiV, Cu 또는 Cu 합금으로 이루어질 수 있다. 금속층(60)은 도전층(34)과 전기적 접촉을 하는 UBM이다. UBM(60)은 부착층, 배리어층 및 웨팅층의 멀티플 적층구조일 수 있다. 부착층은 Ti, Cr, Al, TiW 또는 TiN으로 이루어질 수 있다. 배리어층은 Ni, NiV, CrCu 또는 TiW로 이루어질 수 있다. 웨팅층은 Cu, Au 또는 Ag로 이루어질 수 있다. UBM(60)은 솔더 범프 및 와이어 본딩을 위한 도전층(34)상의 무전해 Ni 또는 Au일 수 있다.
백그라인딩 또는 에칭에 의해 지탱 웨이퍼 기판(30)을 제거한 후에, 전기 도전 솔더 재료가 전해 도금 또는 무전해 도금 공정을 이용하여 UBM(60)상에 증착된다. 솔더 재료는 Sn, Pb, Ni, Au, Ag, Cu, Bi 및 그들의 합금들과 같은 어떤 금속 또는 전기 도전 재료일 수 있다. 하나의 실시예에서, 솔더 재료는 Sn 63 중량 퍼센트 및 Pb 30 중량 퍼센트이다. 솔더 재료는 구형 볼 또는 범프(62)를 형성하도록 도전 재료를 그것의 융점 이상으로 가열하여 리플로우(reflow)시킨다. 일부 응용에서, 솔더 범프(62)는 두 번 리플로우되어 UBM 구조체와의 전기적 접촉을 개선시킨다.
WL RDL(48)은 싱글 또는 멀티플 층 웨이퍼 레벨 상호접속 구조체이다. 멀티플 층들은 플립-온-칩(flip-on-chip, FOC), BCB 리디스트리뷰션층(RDL), PI RDL 그리고 PI/BCB 리패시베이션과 같은 하나 이상의 도전층들 및 절연층들을 포함할 수 있다. WL RDL(48)형성에 사용된 공정 온도는 전형적으로 200℃ 보다 크지만, 그 보다 낮을 수도 있다. WL RDL(48)은 그것의 기능적인 설계에 따라서 반도체 다이(50, 54)에 대해 완전한 웨이퍼 레벨 상호접속을 제공한다. 반도체 다이들(50, 54)로부터의 전기적 신호들이 반도체 장치의 기능에 따라서 WL RDL 구조체(48)를 통해서 하나 이상의 솔더 범프들(62)까지 루트화(routed)된다. 솔더 범프들(62)은 선택적이다.
도 2a-2b에 도시된 바와 같이, WL RDL(48)은 반도체 다이들(50, 54)에 장착되기 전에 더미 기판(30)에 형성된다. 일단 반도체 다이가 장착되고 캐슐화되면, 더미 기판은 제거되고 UBM(60) 및 솔더 범프(62)와 같은 외부 상호접속체가 형성될 수 있다. 반도체 기판을 장착하기 전에 더미 기판상에 WL RDL(48)을 형성함으로써 백그라운드에서 언급되는 WL RDL 공정으로 인한 공정 온도 제한이 줄어들 수 있다. 환언하면, 공정에서 사용된 200℃ 미만의 Tg를 갖는 기판이 없기 때문에, 200℃를 초과하는 보다 높은 온도가 WL RDL(48) 형성을 위해 사용될 수 있다. 또한, 반도체 다이의 인터-웨이퍼(inter-wafer) 및 인트라-웨이퍼(intra-wafer) 레지스트래이션 변형이 다이를 패턴화된 더미 기판에 장착시키는 것에 의해 감소될 수 있다. 공정들은 제조성, 신축성, 웨이퍼 집적도 및 WL RDL의 자체 얼라인먼트 효과를 개선시킨다.
도 3은 웨어퍼 레벨 상호접속 구조체의 다른 하나의 실시예에 대한 단부도이다. 도 2a-2c에 도시된 바와 같이, 저렴한 더미 기판(30)이 제공된다. 기판(30)은 임시의 그리고 희생 지탱 웨이퍼 기판이다. 패시베이션(passivation) 층(36)이 구조적 지지 및 전기적 분리를 위해 기판(30)상에 형성된다. 패시베이션층(32)과 도전층(34)은 이 실시예에서는 사용되지 않는다. 패시베이션층(36)의 일부가 마스크-디파인드 에칭 공정을 이용하여 제거된다. 전기 도전층(38)이 패시베이션 층(36)상에 증착되고 그것의 외양을 따른다. 패시베이션층(40)이 구조적 지지 및 전기적 절연을 위해 패시베이션층(36) 및 도전층(38)상에 형성된다. 패시베이션층(40)의 일부가 도전층(38)을 노출시키도록 마스크-디파인드 에칭 공정을 이용하여 제거된다. 전기 도전층(42)이 도전층(38)과 전기적 접촉관계에 있는 패시베이션층(40)상에 형성된다. 패시베시션층(44)이 구조적 지지 및 전기적 분리를 위해 패시베이션층(40) 및 도전층(42)상에 형성된다. 패시베이션층(44)의 일부가 도전층(42)을 노출시키도록 마스크-디파인드 에칭 공정을 이용하여 제거된다. UBM(46)이 패시베이션층(44)과 도전층(42)상에 증착된다.
패시베이션층(36), 도전층(38), 패시베이션층(40), 도전층(42) 그리고 패시베이션층(44)의 조합은 웨이퍼 레벨 리디스트리뷰션 층(wafer level redistribution layer, WL RDL) 또는 상호접속 구조체(63)를 구성한다. WL RDL(63)은 상호접속 회로 빌드-업 공정(interconnect circuit build-up process)을 통해 구현되어 솔더 범프들(66)에의 전기 접속뿐 아니라 반도체 다이(50, 54) 사이의 전기 접속을 제공한다.
반도체 다이들(50, 54)의 접촉 패드들(56)은 열적 본딩(thermal bonding) 또는 플립 칩 상호접속(flip chip interconnect)에 의해 UBM(46)에 전기적으로 연결된다. 밀봉체 또는 몰딩 화합물(58)이 반도체 다이들(50, 54) 및 그 아래에 놓이는 WL RDL 상호접속 구조체(63)위에 형성된다.
더미 기판(30)이 기계적 백그라인딩, 화학적 웨트(wet) 에칭, 플라즈마 드라이 에칭, 또는 화학 기계적 폴리싱에 의해 제거된다. 패시베이션층(36)이 도전 층(38)을 노출시키도록 패턴화되고 에칭된다. UBM(64)이 도전층(38)와 전기적 접촉관계로 형성된다. 전기적 도전 솔더 재료가 전해 도금 또는 무전해 도금 공정을 이용하여 UBM(64)상에 증착된다. 솔더 재료는 구형 볼 또는 범프(66)를 형성하도록 도전 재료를 그것의 융점 이상으로 가열하여 리플로우(reflow)시킨다. 일부 응용에서, 솔더 범프(66)는 두 번 리플로우되어 UBM 구조체와의 전기적 접촉을 개선시킨다.
다른 하나의 웨이퍼 레벨 상호접속 구조체가 도 4에 도시되었다. 더미 기판(30) 및 WL RDL(48)이 도 2a에 도시된 바와 같이 형성된다. WL RDL(48) 형성 후에, 반도체 다이(70)의 접촉 패드가 본드 와이어(72)에 의해 도전층(42)에 전기적으로 연결된다. 플립 칩 반도체 패키지(74)가 솔더 범프(76)로 반도체 다이(70)에 전기적으로 연결된다. 반도체 다이(80)의 접촉 패드들이 UBM(82), 솔더 범프(84) 및 UBM(46)을 통해서 도전층(42)에 전기적으로 연결된다. 플립 칩 반도체 패키지(86)는 솔더 범프(88)로 반도체 다이(80)에 전기적으로 연결된다. 반도체 다이(90)의 접촉 패드(92)는 도전층(42)에 전기적으로 연결된다. 반도체 다이(90)는 WL RDL(48)에 장착된 IC 또는 패시브 장치 표면일 수 있다.
밀봉체 또는 몰딩 화합물(94)이 반도체 다이들(70, 74, 80, 86, 90)과 그 아래의 WL RDL 상호접속 구조체(48)위에 형성된다. 밀봉체(94)는 에폭시 또는 폴리머 재료로 이루어질 수 있다. 더미 기판(30)이 기계적 백그라인딩, 화학적 웨트(wet) 에칭, 플라즈마 드라이 에칭, 또는 화학 기계적 폴리싱에 의해 제거된다. 패시베이션층(32)이 도전층(34)을 노출시키도록 패턴화되고 에칭된다. UBM(60)이 도전층 들(34, 38)과 전기적 접촉관계로 형성된다. 전기적 도전 솔더 재료가 전해 도금 또는 무전해 도금 공정을 이용하여 UBM(60)상에 증착된다. 솔더 재료는 구형 볼 또는 범프(62)를 형성하도록 도전 재료를 그것의 융점 이상으로 가열하여 리플로우(reflow)시킨다.
도 5에서, 더미 기판(30) 및 WL RDL(48)이 도 2a에 도시된 바와 같이 형성된다. 반도체 다이들(50, 54)이 도 2b에 도시된 바와 같이, WL RDL(48)에 장착된다. 언더필(under fill) 재료(102)가 반도체 다이들(50, 54) 아래에 위치된다. 언더필 재료(102)는 에폭시, 폴리머 재료, 필름 또는 다른 비-도전 재료로 이루어질 수 있다. 밀봉체 또는 몰딩 화합물(58)이 반도체 다이들(50, 54)과 그 아래의 WL RDL 상호접속 구조체(48)위에 형성된다. 더미 기판(30)이 기계적 백그라인딩, 화학적 웨트(wet) 에칭, 플라즈마 드라이 에칭, 또는 화학 기계적 폴리싱에 의해 제거된다. 패시베이션층(32)이 도전층(34)을 노출시키도록 패턴화되고 에칭된다. UBM(60)이 도전층들(34, 38)와 전기적 접촉관계로 형성된다. 전기적 도전 솔더 재료가 전해 도금 또는 무전해 도금 공정을 이용하여 UBM(60)상에 증착된다. 패시베이션층(100)이 구조적 지지 및 전기적 분리를 위해서 패시베이션층(32) 위에 형성된다. 패시베시션층(100)은 Si3N4, SiO2, SiON, PI, BCB, PBO, WPR, 에폭시, 또는 다른 절연재료의 하나 이상의 층들을 가질 수 있다. 패시베이션층(100)의 일부가 UBM(60)을 노출시키도록 마스크-디파인드 에칭 공정을 이용하여 제거된다. 솔더 재료는 구형 볼 또는 범프(62)를 형성하도록 도전 재료를 그것의 융점 이상으로 가열하여 리플로우(reflow)시킨다.
도 6에서, 더미 기판(30) 및 WL RDL(48)이 도 2a에 도시된 바와 같이 형성된다. 반도체 다이들(50, 54)이 도 2b에 도시된 바와 같이, WL RDL(48)에 장착된다. 밀봉체 또는 몰딩 화합물(58)이 반도체 다이들(50, 54)과 그 아래의 WL RDL 상호접속 구조체(48)위에 형성된다. 부착층(110)이 밀봉체(58)의 정부면에 인가된다. 칩 캐리어(112)가 부착층(110)으로 밀봉체에 본딩된다. 칩 캐리어(112)는 금속, 라미네이트 기판, 글래스 또는 필러(filler)를 구비한 폴리머일 수 있다. 칩 캐리어는 예비 성형된 후에 밀봉체(58)에 본딩 또는 적층될 수 있다. 칩 캐리어는 또한 예를 들면, 제 2몰딩 화합물 또는 밀봉체로서 본래 위치에 형성될 수 있다. 부착층 및 칩 캐리어는 임시 또는 영구적일 수 있다. 반도체 다이들(50, 54)의 백사이드는 몰딩 후에 노출되거나 또는 열 소산을 위해 칩 캐리어(112)에 열적으로 연결될 수 있다.
더미 기판(30)이 기계적 백그라인딩, 화학적 웨트(wet) 에칭, 플라즈마 드라이 에칭, 또는 화학 기계적 폴리싱에 의해 제거된다. 패시베이션층(32)이 도전층(34)을 노출시키도록 패턴화되고 에칭된다. UBM(60)이 도전층들(34, 38)와 전기적 접촉관계로 형성된다. 전기적 도전 솔더 재료가 전해 도금 또는 무전해 도금 공정을 이용하여 UBM(60)상에 증착된다. 솔더 재료는 구형 볼 또는 범프(62)를 형성하도록 도전 재료를 그것의 융점 이상으로 가열하여 리플로우(reflow)시킨다.
도 7에서, 더미 기판(30) 및 WL RDL(48)이 도 2a에 도시된 바와 같이 형성된다. 반도체 다이들(50, 54)이 도 2b에 도시된 바와 같이, WL RDL(48)에 장착된다. 밀봉체 또는 몰딩 화합물(58)이 반도체 다이들(50, 54)과 그 아래의 WL RDL 상호접 속 구조체(48)위에 형성된다. 더미 기판(30)이 기계적 백그라인딩, 화학적 웨트(wet) 에칭, 플라즈마 드라이 에칭, 또는 화학 기계적 폴리싱에 의해 제거된다. 패시베이션층(32)이 도전층(34)을 노출시키도록 패턴화되고 에칭된다. 본드 와이어(116)가 와이어 본드(114)를 이용하여 도전층(34)에 전기적으로 연결된다.
도 8에서, 더미 기판(30) 및 WL RDL(48)이 도 2a에 도시된 바와 같이 형성된다. 반도체 다이들(50, 54)이 도 2b에 도시된 바와 같이, WL RDL(48)에 장착된다. 제 1밀봉체 또는 몰딩 화합물(120)이 반도체 다이들(50, 54)과 그 아래의 WL RDL 상호접속 구조체위에 형성된다. 밀봉체(120)는 반도체 다이들(50, 54)를 언더필시킨다. 제 2밀봉체 또는 몰딩 화합물(122)이 밀봉체(120) 위에 형성된다. 밀봉체들(120, 122)은 에폭시 또는 폴리머 재료로 이루어질 수 있다. 밀봉체(122)는 반도체 패키지를 지지하고, 양호한 열 전도성을 제공한다. 밀봉체들(120, 122)은 동시에 포스트-큐어(post-cure)된다.
더미 기판(30)이 기계적 백그라인딩, 화학적 웨트(wet) 에칭, 플라즈마 드라이 에칭, 또는 화학 기계적 폴리싱에 의해 제거된다. 패시베이션층(32)이 도전층(34)을 노출시키도록 패턴화되고 에칭된다. UBM(60)이 도전층들(34, 38)와 전기적 접촉관계로 형성된다. 전기적 도전 솔더 재료가 전해 도금 또는 무전해 도금 공정을 이용하여 UBM(60)상에 증착된다. 솔더 재료는 구형 볼 또는 범프(62)를 형성하도록 도전 재료를 그것의 융점 이상으로 가열하여 리플로우(reflow)시킨다.
요약하면, WL RDL 상호접속 구조체가 반도체 다이 장착전에 더미 기판상에 형성된다. 일단 반도체 다이가 장착되고 밀봉되면, 더미 기판이 제거되어 UBM(60) 또는 솔더 범프(62)와 같은 외부 상호접속 구조체가 형성될 수 있다. 반도체 기판을 장착하기 전에 더미 기판상에 WL RDL을 형성함으로써 백그라운드에서 언급되는 WL RDL 공정으로 인한 공정 온도 제한이 감소될 수 있다. 환언하면, 공정에서 사용된 200℃ 미만의 Tg를 갖는 기판이 없기 때문에, 200℃를 초과하는 보다 높은 온도가 WL RDL 형성을 위해 사용될 수 있다.
본 발명의 하나 이상의 실시예들이 상세히 기술되었지만, 다음의 청구범위에 기술된 본 발명의 범위를 이탈하지 않는 한 그 실시예들에 변형과 변화가 가능함을 이해할 것이다.
도 1은 웨이퍼 레벨 칩 스케일 패키지 제조 공정을 도시하는 도면;
도 2a-2c는 RDL을 이용하는 반도체 다이에 대한 상호접속 구조체의 형성을 도시하는 도면;
도 3은 반도체 다이에 대한 상호접속 구조체의 다른 실시예를 도시하는 도면;
도 4는 솔더 범프 및 본드 와이어를 이용하는 반도체 다이에 대한 상호접속 구조체를 도시하는 도면;
도 5는 반도체 다이 아래의 언더필과 백사이드 솔더 범프 주위에 제 2패시베이션을 구비한 상호접속 구조체를 도시하는 도면;
도 6은 밀봉체 위에 부착층 및 캐리어를 구비한 반도체 다이에 대한 상호접속 구조체를 도시하는 도면;
도 7은 본드 와이어를 구비한 반도체 다이용 상호접속 구조체를 도시하는 도면; 그리고
도 8은 제 1및 제 2밀봉체를 구비한 반도체 다이용 상호접속 구조체를 도시하는 도면이다.
<도면의 주요 부분에 대한 부호의 간단한 설명>
30 : 기판 32, 36, 40, 44 : 패시베이션층
34. 38, 42 : 도전층 46, 60 : 금속층 또는 UBM
50, 54 : 반도체 다이 58 : 밀봉체
62 : 솔더 범프

Claims (25)

  1. 웨이퍼 레벨 칩 스케일 패키지 제조 방법에 있어서,
    기판을 제공하는 단계;
    (a) 상기 기판상에 제 1패시베이션층을 형성하는 단계,
    (b) 상기 제 1패시베이션층 위에 제 1도전층을 형성하는 단계,
    (c) 상기 제 1도전층 및 제 1패시베이션층 위에 제 2패시베이션층을 형성하는 단계,
    (d) 상기 제 2패시베이션층 위에 제 2도전층을 형성하는 단계,
    (e) 상기 제 2도전층 위에 제 3패시베이션층을 형성하는 단계,
    (f) 상기 제 2도전층과 전기적 접촉을 하는 제 3도전층을 형성하는 단계, 그리고
    (g) 상기 제 3도전층 및 제 3패시베이션층 위에 제 4패시베이션층을 형성하는 단계
    에 의해 웨이퍼 레벨 상호접속 구조체를 형성하는 단계;
    다수 제 1반도체 다이들을 상기 제 3도전층과 전기적 접촉관계로 상기 웨이퍼 레벨 상호접속 구조체 상에 장착하는 단계;
    제 1밀봉체를 상기 다수 제 1반도체 다이 위에 증착시키는 단계;
    상기 기판을 제거하는 단계;
    상기 제 1도전층과 전기적 접촉관계에 있는 제 1언더 범프 메탈라이제이 션(UBM)을 형성하는 단계; 그리고
    상기 제 1UBM 상에 다수 솔더 범프들을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  2. 제 1항에 있어서,
    다수 제 1반도체 다이들을 상기 제 3도전층에 전기적으로 연결시키도록 제 2UBM을 형성하는 단계를 또한 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  3. 제 1항에 있어서,
    상기 다수 제 1반도체 다이들 중의 하나에 제 2반도체 다이를 장착시키는 단계를 또한 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  4. 제 3항에 있어서,
    상기 다수 제 1반도체 다이들 중의 하나가 상기 웨이퍼 레벨 상호접속 구조체에 표면 장착되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  5. 제 3항에 있어서,
    상기 제 2반도체 다이 및 제 3도전층 사이에 본드 와이어를 형성하는 단계를 또한 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  6. 제 1항에 있어서,
    200℃를 초과하는 온도로 상기 웨이퍼 레벨 상호접속 구조체를 형성하는 단계를 또한 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  7. 제 1항에 있어서,
    상기 제 1패시베이션층이 금속으로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  8. 웨이퍼 레벨 칩 스케일 패키지 제조 방법에 있어서,
    기판을 제공하는 단계;
    (a) 상기 기판상에 제 1도전층을 형성하는 단계,
    (b) 상기 제 1도전층과 전기적 접촉관계의 제 2도전층을 형성하는 단계, 그리고
    (c) 상기 제 2도전층과 전기적 접촉관계의 제 3도전층을 형성하는 단계
    에 의해 웨이퍼 레벨 상호접속 구조체를 형성하는 단계;
    다수 제 1반도체 다이들을 상기 제 3도전층과 전기적 접촉관계로 웨이퍼 레벨 상호접속 구조체 상에 장착하는 단계;
    제 1밀봉체를 상기 다수 제 1반도체 다이 위에 증착시키는 단계;
    상기 기판을 제거하는 단계; 그리고
    상기 제 1도전층과 전기적 접촉관계에 있는 백사이드 상호접속체를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  9. 제 8항에 있어서,
    상기 백사이드 상호접속체를 형성하는 단계는,
    상기 제 1도전층과 전기적 접촉을 하는 언더 범프 메탈라이제이션층을 형성하는 단계와; 그리고
    상기 언더 범프 메탈라이제이션층 상에 다수 솔더 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  10. 제 8항에 있어서,
    상기 상호접속 구조체를 형성하는 단계는 상기 제 1도전층과 전기적 접촉을 하는 본드 와이어를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  11. 제 8항에 있어서,
    상기 다수 제 1반도체 다이를 상기 제 3도전층에 전기적으로 연결하기 위해서 언더 범프 메탈라이제이션을 형성하는 단계를 또한 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  12. 제 8항에 있어서,
    200℃를 초과하는 온도로 상기 웨이퍼 레벨 상호접속 구조체를 형성하는 단계를 또한 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  13. 제 8항에 있어서,
    상기 제 1패시베이션층이 금속으로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  14. 제 8항에 있어서,
    상기 웨이퍼 레벨 상호접속 구조체는 플립-온-칩, 리디스트리뷰션층 및 패시베이션층을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  15. 제 8항에 있어서,
    밀봉체 위에 부착층을 형성하는 단계; 그리고
    상기 부착층 위에 칩 캐리어를 형성하는 단계를 또한 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  16. 웨이퍼 레벨 칩 스케일 패키지 제조 방법에 있어서,
    기판을 제공하는 단계;
    200℃를 초과하는 온도로 상기 기판 위에 웨이퍼 레벨 상호접속 구조체를 형성하는 단계;
    상기 웨이퍼 레벨 상호접속 구조체와 전기적 접촉 관계로 다수 제 1반도체 다이를 장착시키는 단계;
    상기 다수 제 1반도체 다이 위에 제 1밀봉체를 증착시키는 단계; 그리고
    상기 기판을 제거하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  17. 제 16항에 있어서,
    상기 웨이퍼 레벨 상호접속 구조체 형성방법은:
    상기 기판 위에 제 1도전층을 형성하는 단계;
    상기 제 1도전층과 전기적 접촉관계에 있는 제 2도전층을 형성하는 단계; 그리고
    상기 제 2도전층과 전기적 접촉관계에 있는 제 3도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  18. 제 17항에 있어서,
    상기 제 1도전층과 전기적 접촉관계에 있는 언더 범프 메탈라이제이션을 형성하는 단계; 그리고
    상기 언더 범프 메탈라이제이션 위에 다수 솔더 범프들을 형성하는 단계를 또한 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  19. 제 16항에 있어서,
    다수 제 1반도체 다이들을 상기 웨이퍼 레벨 상호접속 구조체에 전기적으로 연결하도록 언더 범프 메탈라이제이션을 형성하는 단계를 또한 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  20. 제 16항에 있어서,
    제 2반도체 다이를 상기 다수 제 1반도체 다이 중의 하나에 장착시키는 단계를 또한 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  21. 제 20항에 있어서,
    상기 제 2반도체 다이는 패시브 장치를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  22. 반도체 장치에 있어서,
    200℃를 초과하는 온도로 형성된 웨이퍼 레벨 상호접속 구조체;
    상기 웨이퍼 레벨 상호접속 구조체에 장착되고 상기 웨이퍼 레벨 상호접속 구조체와 전기적 접촉관계에 있는 다수 제 1반도체 다이; 그리고
    상기 다수 제 1반도체 다이 위에 증착된 밀봉체를 포함하는 것을 특징으로 하는 반도체 장치.
  23. 제 22항에 있어서,
    상기 웨이퍼 레벨 상호접속 구조체는:
    제 1도전층;
    상기 제 1도전층과 전기적 접촉관계에 있는 제 2도전층; 그리고
    상기 제 2도전층과 전기적 접촉관계에 있는 제 3도전층을 포함하는 것을 특징으로 하는 반도체 장치.
  24. 제 22항에 있어서,
    상기 제 1도전층과 전기적 접촉관계에 있은 언더 범프 메탈라이제이션; 그리고
    상기 언더 범프 메탈라이제이션과 전기적 접촉관계에 있는 다수 솔더 범프를 또한 포함하는 것을 특징으로 하는 반도체 장치.
  25. 제 22항에 있어서,
    상기 웨이퍼 레벨 상호접속 구조체는 플립-온-칩, 리디스트리뷰션층 그리고 패시베이션층을 포함하는 것을 특징으로 하는 반도체 장치.
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