KR20140022210A

KR20140022210A - 연성 회로 기판, 이를 포함한 반도체 패키지 및 디스플레이 장치

Info

Publication number: KR20140022210A
Application number: KR1020120088493A
Authority: KR
Inventors: 윤영민
Original assignee: 스템코 주식회사
Priority date: 2012-08-13
Filing date: 2012-08-13
Publication date: 2014-02-24
Also published as: KR101396433B1

Abstract

연성 회로 기판, 이를 포함한 반도체 패키지 및 디스플레이 장치가 제공된다. 상기 연성 회로 기판은 베이스 필름, 반도체 칩이 실장되도록 상기 베이스 필름의 일면 상에 정의되는 칩 실장 영역, 상기 베이스 필름의 일면 상에 배치되되, 상기 반도체 칩과 연결되는 배선 패턴 및 상기 반도체 칩과 연결되지 않는 더미 패턴을 포함하는 제1 도전 패턴, 및 상기 베이스 필름의 타면 상에 배치되는 제2 도전 패턴을 포함하되, 상기 더미 패턴의 적어도 일부는 상기 베이스 필름에 형성된 비아홀을 통하여 상기 제2 도전 패턴과 연결된다.

Description

연성 회로 기판, 이를 포함한 반도체 패키지 및 디스플레이 장치{Flexible circuit board, semiconductor package and display apparatus compring thereof}

본 발명은 연성 회로 기판, 이를 포함한 반도체 패키지 및 디스플레이 장치에 관한 것이다.

최근 전자제품 경량화에 적합한 차세대 기판으로서 얇고 유연한 연성 회로 기판이 각광받고 있다. 연성 회로 기판은 다양한 전자제품, 예를 들어, 액정 디스플레이 장치(Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널(Plasma Display Panel; PDP) 등과 같은 평판 디스플레이 장치(Flat Panel Display; FPD)에 이용되고 있다. 이러한 연성 회로 기판은 다수의 배선 패턴을 포함하며, 상기 배선 패턴에 접속되어 표시 패널에 신호를 전달하는 구동 집적회로 칩(driver IC chip) 을 실장한다.

본 발명이 해결하려는 과제는, 방열 및 노이즈를 감소시켜 제품의 신뢰성을 향상시킬 수 있는 연성 회로 기판을 제공하는 것이다.

본 발명이 해결하려는 다른 과제는, 상기 연성 회로 기판을 포함한 반도체 패키지 및 디스플레이 장치를 제공하는 것이다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 연성 회로 기판의 일 태양은 베이스 필름, 반도체 칩이 실장되도록 상기 베이스 필름의 일면 상에 정의되는 칩 실장 영역, 상기 베이스 필름의 일면 상에 배치되되, 상기 반도체 칩과 연결되는 배선 패턴 및 상기 반도체 칩과 연결되지 않는 더미 패턴을 포함하는 제1 도전 패턴, 및 상기 베이스 필름의 타면 상에 배치되는 제2 도전 패턴을 포함하되, 상기 더미 패턴의 적어도 일부는 상기 베이스 필름에 형성된 비아홀을 통하여 상기 제2 도전 패턴과 연결된다.

상기 과제를 해결하기 위한 본 발명의 연성 회로 기판의 다른 태양은 베이스 필름, 상기 베이스 필름의 일면 상에 정의되는 칩 실장 영역, 상기 베이스 필름의 일면 상에, 상기 칩 실장 영역의 사각 모서리의 외측에 배치되는 더미 패턴, 및 상기 베이스 필름의 타면 상에 배치되는 도전 패턴을 포함하되, 상기 더미 패턴의 적어도 일부는 상기 베이스 필름에 형성된 비아홀을 통하여 상기 도전 패턴과 연결된다.

상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 일 태양은 상기 연성 회로 기판, 및 상기 칩 실장 영역에 실장되는 반도체 칩을 포함한다.

상기 과제를 해결하기 위한 본 발명의 디스플레이 장치의 일 태양은 상기 연성 회로 기판, 상기 칩 실장 영역에 실장되는 반도체 칩, 및 상기 연성 회로 기판과 연결되는 표시 패널을 포함한다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다

도 1은 본 발명의 일 실시예에 따른 연성 회로 기판의 개략적인 평면도이다.
도 2는 도 1의 D-D’ 선을 따라 절단한 개략적인 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 연성 회로 기판의 제조 방법을 공정 단계에 따라 설명하기 위한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 연성 회로 기판을 포함하는 반도체 패키지의 개략적인 단면도이다.
도 10은 본 발명의 일 실시예에 따른 연성 회로 기판을 포함하는 디스플레이 장치의 개략적인 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하에서는 도 1 내지 도 2를 참조하여 본 발명의 일 실시예에 따른 연성 회로 기판을 설명한다. 도 1은 본 발명의 일 실시예에 따른 연성 회로 기판의 개략적인 평면도이고, 도 2는 도 1의 D-D’ 선을 따라 절단한 개략적인 단면도이다.

도 1 내지 도 2를 참조하면, 본 발명의 일 실시예에 따른 연성 회로 기판(1)은 베이스 필름(100), 제1 도전 패턴(121~125), 제2 도전 패턴(131)을 포함한다.

베이스 필름(100)은 절연성 물질로 이루어질 수 있다. 베이스 필름(100)은 예를 들어, 폴리이미드(PI; polyimide), 폴리에스테르(PE; polyester), 폴리에틸렌테레프탈레이트(PET: Polyethylene Terephthalate), 폴리에틸렌나프탈렌 (PEN; poly ethylene napthalene), 및 폴리카보네이트(PC; poly carbonate) 등을 포함하는 고분자 그룹에서 선택된 물질로 이루어질 수 있다. 또한, 베이스 필름(100)은 알루미늄, 구리 등의 금속 물질로 이루어질 수도 있으며, 이 때에는 표면에 절연막을 구비할 수 있다.

베이스 필름(100)에는 반도체 칩이 실장되는 영역인 이너리드 영역(A)과, 외부 회로와 신호 전달을 위해 연결되는 제1 아우터리드 영역(B) 및 제2 아우터리드 영역(C)이 정의된다. 제1 아우터리드 영역(B)은 후술하는 바와 같이 디스플레이 장치의 구동용 인쇄 회로 기판과 연결될 수 있고, 제2 아우터리드 영역(C)은 후술하는 바와 같이 디스플레이 장치의 표시 패널과 연결될 수 있다.

베이스 필름(100)의 일면 상에는 제1 도전 패턴(121~125)이 배치된다. 제1 도전 패턴(121~125)은 반도체 칩과 연결되는 배선 패턴(121~124) 및 반도체 칩과 연결되지 않는 더미 패턴(125)을 포함한다.

배선 패턴(121~124)은 이너리드 영역(A)으로부터 제1 아우터리드 영역(B) 및 제2 아우터리드 영역(C)으로 연장되어 배치되는 제1 내지 제4 배선 패턴(121~124)을 포함한다. 제1 내지 제4 배선 패턴(121~124)은 이너리드 영역(A)의 사변으로부터 각각 수직 연장되어 배치된다. 제1 배선 패턴(121) 및 제2 배선 패턴(122)은 이너리드 영역(A)의 상하 방향(베이스 필름(100)의 길이 방향)으로 수직 연장되고 서로 이격되어 배치될 수 있다. 제3 배선 패턴(123) 및 제4 배선 패턴(124)은 이너리드 영역(A)의 좌우 방향(베이스 필름(100)의 폭 방향)으로 수직 연장되고 서로 이격되어 배치될 수 있다.

배선 패턴(121~124)은 구동용 인쇄 회로 기판 및 반도체 칩 사이, 또는 반도체 칩 및 표시 패널 사이에 연결된다. 제1 아우터리드 영역(B)의 제1 배선 패턴(121)의 일단은 구동용 인쇄 회로 기판에 연결되고, 이너리드 영역(A)의 제1 배선 패턴(121)의 타단은 반도체 칩에 연결되어, 인쇄 회로 기판으로부터 입력되는 제어 신호 등을 반도체 칩에 전달하는 입력 배선 패턴일 수 있다. 제2 아우터리드 영역(C)의 제2 배선 패턴(122)의 일단은 표시 패널에 연결되고, 이너리드 영역(A)의 제2 배선 패턴(122)의 타단은 반도체 칩에 연결되어, 반도체 칩에서 처리된 구동 신호 등을 표시 패널에 전달하는 출력 배선 패턴일 수 있다.

한편, 본 발명의 실시예에서, 제3 배선 패턴(123) 및 제4 배선 패턴(123)은 제1 배선 패턴(121)과 실질적으로 동일하게 구동용 인쇄 회로 기판 및 반도체 칩 사이에 연결될 수 있다. 그러나, 이에 한정되는 것은 아니고, 제3 배선 패턴(123) 및 제4 배선 패턴(123)은 제2 배선 패턴(122)과 실질적으로 동일하게 반도체 칩 및 표시 패널 사이에 연결될 수도 있다.

더미 패턴(125)은 베이스 필름(100)의 일면 상에, 배선 패턴(121~124)이 배치되지 않은 스페이스(space) 영역에 배치된다. 스페이스 영역은 상대적으로 큰 면적의 베이스 필름(100)이 노출되기 때문에, 배선 패턴(121~124)이 배치된 영역에 비해 물리적으로 취약하게 된다. 특히, 연성 회로 기판을 제조하기 위한 식각 공정에서, 식각 용액의 흐름이 과다할 경우 스페이스 영역의 외측에 배치되는 배선 패턴(121~124)이 영향을 받을 수 있다. 본 발명의 실시예에서는, 더미 패턴(125)을 사용함으로써 이와 같은 문제점을 해결하고 응력 분산과 회로 가공성을 보완할 수 있다.

더미 패턴(125)은 이너리드 영역(A)의 사각 모서리의 외측에 배치될 수 있다. 더미 패턴(125)은 배선 패턴(121~124)의 폭보다 상대적으로 넓은 폭으로 형성되거나, 패드의 형태로 형성될 수도 있다.

베이스 필름(100)의 타면 상에는 제2 도전 패턴(131)이 배치된다. 제2 도전 패턴(131)은 예를 들어, 반도체 칩의 구동시 발생하는 열을 방출하기 위한 방열 패드 또는 노이즈를 저감하기 위한 접지 패드일 수 있다.

제1 도전 패턴(121~125) 및 제2 도전 패턴(131)은 전도성이 큰 물질, 예를 들어 금, 알루미늄, 구리와 같은 금속으로 이루어질 수 있다.

베이스 필름(100) 내에는 더미 패턴(125)과 제2 도전 패턴(131)을 연결하는 비아홀(101)이 형성된다. 비아홀(101)은 더미 패턴(125)의 폭보다 상대적으로 좁은 폭으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 발열의 주원인이 반도체 칩인 점을 고려하여, 비아홀(101)은 이너리드 영역(A)에 인접하여 형성될 수 있다.

베이스 필름(100) 내에는 비아홀(101)을 충진하는 관통 전극(110)이 형성되고, 관통 전극(110)은 더미 패턴(125)과 제2 도전 패턴(131)을 전기적으로 연결한다. 관통 전극(110)은 전도성이 큰 물질, 예를 들어 금, 알루미늄, 구리와 같은 금속으로 이루어질 수 있다. 본 발명의 실시예에서는, 더미 패턴(125)과 제2 도전 패턴(131)을 전기적으로 연결하는 관통 전극(110)을 채용함으로써, 연성 회로 기판의 방열 특성을 향상시키고, 노이즈를 감소시킬 수 있다.

제1 도전 패턴(121~125)의 표면에는 도금층(140)이 형성될 수 있다. 도금층(140)은 예를 들어, 주석 도금층, 니켈 도금층, 금 도금층일 수 있다. 이러한 도금층(140)은 제1 도전 패턴(121~125)의 산화 및 부식을 방지하고, 이너리드 영역(A)에 실장되는 반도체 칩의 접착 부재와 배선 패턴(121~124)의 결합력을 향상시킨다.

도금층(140) 상에는 보호층(150)이 형성될 수 있다. 보호층(150)은 반도체 칩 또는 외부 회로와 연결되는 배선 패턴(121~124)의 일부 영역만을 제외하고, 나머지 배선 패턴(121~124) 및 더미 패턴(125)의 전면을 덮도록 형성된다. 보다 상세하게, 보호층(150)은 제1 내지 제4 배선 패턴(121~124)의 아우터리드 영역(B, C)의 일단 및 제1 내지 제4 배선 패턴(121~124)의 이너리드 영역(A)의 타단만이 노출되도록 형성된다. 보호층(150)은 외부 충격이나 부식 물질로부터 제1 도전 패턴(121~125)을 보호하는 역할을 한다. 보호층(150)은 예를 들어 솔더 레지스트(solder resist)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.

도 1 내지 도 2에는 명확하게 도시하지 않았으나, 필요에 따라 제2 도전 패턴(131)의 표면에도 도금층 및 보호층이 형성될 수 있다.

이하에서는 도 3 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 연성 회로 기판의 제조 방법을 설명한다. 도 3 내지 도 8은 본 발명의 일 실시예에 따른 연성 회로 기판의 제조 방법을 공정 단계에 따라 설명하기 위한 단면도이다.

도 3을 참조하면, 베이스 필름(100)을 준비한다. 베이스 필름(100)에는 상술한 바와 같이, 반도체 칩이 실장되는 이너리드 영역(A)과, 외부 회로와 연결되는 제1 아우터리드 영역(B) 및 제2 아우터리드 영역(C)이 정의된다. 베이스 필름(100)은 절연성 물질, 예를 들어 PI, PE, PET, PEN, 및 PC 등을 포함하는 고분자 그룹에서 선택된 물질로 형성할 수 있다.

이어서, 도 4를 참조하면, 베이스 필름(100)을 패터닝하여, 베이스 필름(100) 내에 비아홀(101)을 형성한다. 비아홀(101)은 후술하는 더미 패턴(125)의 폭보다 상대적으로 좁은 폭으로 형성할 수 있다. 비아홀(101)은 이너리드 영역(A)에 인접하여 형성할 수 있다. 비아홀(101)을 형성하는 것은 예를 들어, 포토리소그래피나 레이저 가공, 금형 펀칭 등의 공정을 이용할 수 있다.

이어서, 도 5를 참조하면, 비아홀(101)을 충진하는 관통 전극(110)을 형성한다. 관통 전극(110)은 상술한 바와 같이, 전도성이 큰 물질, 예를 들어 금, 알루미늄, 구리와 같은 금속으로 형성할 수 있다.

이어서, 베이스 필름(100)의 일면 상에 제1 도전층(120)을 형성하고, 베이스 필름(100)의 타면 상에 제2 도전층(130)을 형성한다. 제1 도전층(120)과 제2 도전층(130)의 형성 순서는 제한되지 않는다. 제1 도전층(120) 및 제2 도전층(130)은 전도성이 큰 물질, 예를 들어 금, 알루미늄, 구리와 같은 금속으로 형성할 수 있다. 제1 도전층(120) 및 제2 도전층(130)은 예를 들어, 스퍼터링 방법, 캐스팅 방법, 라미네이팅 방법 등으로 형성할 수 있다.

이어서, 도 6을 참조하면, 제1 도전층(120)을 패터닝하여 제1 도전 패턴(121~125)을 형성하고, 제2 도전층(130)을 패터닝하여 제2 도전 패턴(131)을 형성한다. 제1 도전층(120) 및 제2 도전층(130)을 패터닝하는 것은 예를 들어, 포토리소그래피 공정을 이용할 수 있다.

제1 도전 패턴(121~125)은 반도체 칩과 연결되는 배선 패턴(121~124) 및 반도체 칩과 연결되지 않는 더미 패턴(125)을 포함한다. 더미 패턴(125)은 배선 패턴(121~124)의 폭보다 상대적으로 넓은 폭으로 형성하거나, 패드의 형태로 형성할 수 있다. 제2 도전 패턴(131)은 패드의 형태로 형성할 수 있으나 이에 한정되는 것은 아니다. 관통 전극(110)은 더미 패턴(125)과 제2 도전 패턴(131)을 전기적으로 연결하게 된다.

이어서, 도 7을 참조하면, 제1 도전 패턴(121~125)의 표면에 도금층(140)을 형성한다. 도금층(140)은 예를 들어, 주서 도금층, 니켈 도금층, 금 도금층으로 형성할 수 있다. 도금층(140)은 예를 들어, 무전해 도금 또는 전기 도금 방식으로 형성할 수 있다.

이어서, 도 8을 참조하면, 도금층(140) 상에 보호층(150)을 형성한다. 보호층(150)은 배선 패턴(121~124)의 이너리드 영역(A)만이 노출되도록, 나머지 배선 패턴(121~124) 및 더미 패턴(125)의 전면을 덮도록 형성한다. 보호층(150)은 예를 들어 솔더 레지스트(solder resist)로 형성할 수 있다. 보호층(150)은 예를 들어 스크린 인쇄 방식으로 형성할 수 있다.

이하에서는 도 9 를 참조하여 본 발명의 일 실시예에 따른 연성 회로 기판을 포함하는 반도체 패키지를 설명하기로 한다. 도 9는 본 발명의 일 실시예에 따른 연성 회로 기판을 포함하는 반도체 패키지의 개략적인 단면도이다.

도 9를 참조하면, 반도체 패키지(2)는 연성 회로 기판, 반도체 칩(300)을 포함한다.

연성 회로 기판은 도 1 내지 도 8을 참조하여 설명한 본 발명의 일 실시에에 따른 연성 회로 기판(1)일 수 있다.

반도체 칩(300)에 형성된 범프 등의 접합 부재(200)가 배선 패턴(121~124)의 이너리드 영역(A)에 접합됨으로써, 반도체 칩(300)이 연성 회로 기판의 이너 리드 영역(A)에 실장된다. 범프 등의 접합 부재(200)는 예를 들어 금으로 이루어질 수 있다.

한편, 본 발명의 일 실시예에 따른 연성 회로 기판을 포함한 반도체 패키지(2)는, 반도체 칩(300)과 배선 패턴(121~124)이 접합되는 부분을 밀봉하기 위하여, 반도체 칩(300)과 배선 패턴(121~124) 사이의 공간을 매립하는 봉지제(160)가 형성될 수 있다. 봉지제(160)는 몰딩 수지 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.

이하에서는 도 10을 참조하여 본 발명의 일 실시예에 따른 연성 회로 기판을 포함하는 디스플레이 장치를 설명하기로 한다. 도 10은 본 발명의 일 실시예에 따른 연성 회로 기판을 포함하는 디스플레이 장치의 개략적인 단면도이다.

도 10을 참조하면, 디스플레이 장치(3)는 반도체 패키지, 인쇄 회로 기판(410), 표시 패널(420)을 포함한다.

반도체 패키지는 도 9를 참조하여 설명한 본 발명의 일 실시예에 따른 연성 회로 기판을 포함하는 반도체 패키지(2)일 수 있다.

반도체 패키지의 연성 회로 기판은 양단이 휘면서, 제1 아우터리드 영역(B)의 제1 배선 패턴(121)의 일단은 구동용 인쇄 회로 기판(410)에 연결되고, 제2 아우터리드 영역(C)의 제2 배선 패턴(122)의 일단은 표시 패널 기판(420)에 연결된다. 제3 배선 패턴(123) 및 제4 배선 패턴(124)의 일단은 상술한 바와 같이, 구동용 인쇄 회로 기판(410) 또는 표시 패널 기판(420)에 연결될 수 있다.

반도체 패키지의 연성 회로 기판은 ㄷ형상 또는 U 형상과 유사한 굴곡 형상을 갖는다. 반도체 칩(300)은 연성 회로 기판의 굴곡 형상의 내측 또는 외측에 배치될 수 있다. 반도체 칩(300)이 굴곡 형상의 내측에 배치되는 경우 반도체 칩(300)은 연성 회로 기판에 의해서 외부 충격으로부터 보호될 수 있고, 반도체 칩(300)이 굴곡 형상의 외측에 배치되는 경우 반도체 칩(300)은 표시 패널(420)과의 직접적인 접촉에 의한 손상으로부터 보호될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예에 따른 연성 회로 기판을 설명하였다. 도 1 내지 도 10에서 도시된 연성 회로 기판은 COF(Chip on Film)용 연성 회로 기판이지만, 본 발명의 실시예가 이에 한정되는 것은 아니다.

한편, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

A: 이너리드 영역 B: 제1 아우터리드 영역
C: 제2 아우터리드 영역 100: 베이스 필름
101: 비아홀 110: 관통 전극
121: 제1 배선 패턴 122: 제2 배선 패턴
123: 제3 배선 패턴 124: 제4 배선 패턴
125: 더미 패턴 131: 제2 도전 패턴

Claims

베이스 필름;
반도체 칩이 실장되도록 상기 베이스 필름의 일면 상에 정의되는 칩 실장 영역;
상기 베이스 필름의 일면 상에 배치되되, 상기 반도체 칩과 연결되는 배선 패턴 및 상기 반도체 칩과 연결되지 않는 더미 패턴을 포함하는 제1 도전 패턴; 및
상기 베이스 필름의 타면 상에 배치되는 제2 도전 패턴을 포함하되,
상기 더미 패턴의 적어도 일부는 상기 베이스 필름에 형성된 비아홀을 통하여 상기 제2 도전 패턴과 연결되는 연성 회로 기판.
제1항에 있어서,
상기 비아홀을 충진하여 형성된 관통 전극을 더 포함하고, 상기 관통 전극은 상기 더미 패턴의 적어도 일부와 상기 제2 도전 패턴을 연결하는 연성 회로 기판.
제1항에 있어서,
상기 더미 패턴은 상기 칩 실장 영역의 사각 모서리의 외측에 배치되는 연성 회로 기판.
제1항에 있어서,
상기 더미 패턴의 폭은 상기 배선 패턴의 폭보다 넓은 연성 회로 기판.
제1항에 있어서,
상기 비아홀은 상기 칩 실장 영역에 인접하여 형성되는 연성 회로 기판.
제1항에 있어서,
상기 배선 패턴은 상기 칩 실장 영역의 사변으로부터 각각 수직 연장되어 배치되고, 상기 더미 패턴은 상기 배선 패턴이 배치되지 않은 영역의 적어도 일부에 배치되는 연성 회로 기판.
제1항 내지 제6항 중 어느 한 항의 연성 회로 기판; 및
상기 칩 실장 영역에 실장되는 반도체 칩을 포함하는 반도체 패키지.
제1항 내지 제6항 중 어느 한 항의 연성 회로 기판;
상기 칩 실장 영역에 실장되는 반도체 칩; 및
상기 연성 회로 기판과 연결되는 표시 패널을 포함하는 디스플레이 장치.