KR102102322B1 - 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 및 그 제조 방법 - Google Patents

3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 및 그 제조 방법 Download PDF

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Abstract

회로패턴의 설계 자유도 상승 및 회로의 집적도를 높임으로써 고성능의 반도체 패키지를 구현할 수 있는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 및 그 제조 방법에 대하여 개시한다.
본 발명에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판은 코어층; 상기 코어층의 상면, 하면 및 내부에 배치된 제1 회로패턴; 상기 코어층의 상면을 덮으며, 상기 코어층 상면의 제1 회로패턴의 일부를 노출시키는 캐비티가 구비된 제1 수지층; 상기 제1 수지층의 상면에 배치되어, 상기 코어층 상면의 제1 회로패턴에 연결된 제2 회로패턴; 및 상기 제1 수지층의 캐비티에 의해 노출되는 제1 수지층의 경사면 내벽에 형성되어, 노출된 상기 제1 회로패턴과 상기 제2 회로패턴을 직접 연결하는 캐비티 연결회로;를 포함하는 것을 특징으로 한다.

Description

3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 및 그 제조 방법{CAVITY PRINTED CIRCUIT BOARD HAVING THREE-DIMENSIONAL CIRCUIT DESIGN STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 캐비티 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 회로패턴의 설계 자유도 상승 및 회로의 집적도를 높임으로써 고성능의 반도체 패키지를 구현할 수 있는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 및 그 제조 방법에 관한 것이다.
최근, 전기 및 전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.
현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.
이에 대한 일환으로, 반도체 칩을 내장하기 위한 캐비티가 구비되는 인쇄회로기판에 대한 연구가 활발히 진행되고 있다.
이러한 캐비티 인쇄회로기판에서 캐비티의 역할은 반도체 칩을 패키징하는 과정에서 성능을 만족시키기 위해 솔더 볼, 반도체 칩, 몰딩 부재(EMC Mold) 간의 최적의 두께를 적용하게 되더라도 부족한 높이 보장을 위해 기판의 내부에 반도체 칩을 삽입시켜 보완하게 되는 원리이다.
이때, 기판과 반도체 칩이 연결되는 제품 군에서는 반도체 칩과 연결되는 기판의 회로패턴은 기판의 중앙 부분에 배치되고, 이 외의 층간 연결은 기판의 가장자리에 배치된 비아 전극을 통하여 전기적 연결이 이루어지게 된다. 이 경우, 반도체 칩과의 전기적 신호 거리가 멀어질 뿐만 아니라, 비아 전극의 경우 일반적인 회로패턴 보다 차지하는 공간이 더 크게 되어 회로 집적도의 한계와 설계 자유도가 저하되는 문제가 있었다.
본 발명의 목적은 회로패턴의 설계 자유도 상승 및 회로의 집적도를 높임으로써 고성능의 반도체 패키지를 구현할 수 있는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판은 코어층; 상기 코어층의 상면, 하면 및 내부에 배치된 제1 회로패턴; 상기 코어층의 상면을 덮으며, 상기 코어층 상면의 제1 회로패턴의 일부를 노출시키는 캐비티가 구비된 제1 수지층; 상기 제1 수지층의 상면에 배치되어, 상기 코어층 상면의 제1 회로패턴에 연결된 제2 회로패턴; 및 상기 제1 수지층의 캐비티에 의해 노출되는 제1 수지층의 경사면 내벽에 형성되어, 노출된 상기 제1 회로패턴과 상기 제2 회로패턴을 직접 연결하는 캐비티 연결회로; 를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판은 복수개가 수직적으로 적층되며, 중앙 부분에 제1 캐비티가 구비된 코어층; 상기 복수의 코어층의 상면, 하면 및 내부에 배치된 제1 회로패턴; 상기 복수의 코어층 중 최상부 코어층의 상면을 덮으며, 상기 제1 캐비티와 대응되는 위치에 상기 제1 회로패턴의 일부를 노출시키는 제2 캐비티가 구비된 제1 수지층; 상기 제1 수지층의 상면에 배치되어, 상기 최상부 코어층 상면의 제1 회로패턴에 연결된 제2 회로패턴; 및 상기 제1 및 제2 캐비티에 의해 노출되는 상기 복수의 코어층 중 적어도 하나 이상과 제1 수지층의 경사면 내벽에 형성되어, 노출된 상기 제1 회로패턴과 상기 제2 회로패턴을 직접 연결하는 캐비티 연결회로;를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 제조 방법은 (a) 코어층에 제1 회로패턴을 형성하는 단계; (b) 상기 제1 회로패턴이 형성된 코어층의 상면에는 제1 수지층 및 제1 동박을 차례로 부착하고, 하면에는 제2 수지층 및 제2 동박을 차례로 부착하는 단계; (c) 상기 제1 수지층의 중앙 부분을 제거하여 상기 코어층의 제1 회로패턴의 일부를 노출시키는 캐비티를 형성하는 단계; (d) 상기 제1 및 제2 동박과 제1 및 제2 수지층의 가장자리 부분과, 상기 제1 동박 및 제1 수지층의 경사면 내벽 일부를 제거하여, 제2 비아 홀, 제3 비아 홀 및 제4 비아 홀을 형성하는 단계; 및 (e) 상기 제2 비아 홀 및 제1 수지층의 상면에 배치된 제2 회로패턴, 상기 제3 비아 홀 및 제2 수지층의 하면에 배치된 제3 회로패턴과, 상기 제4 비아 홀 내에 배치된 캐비티 연결회로를 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 및 그 제조 방법은 캐비티에 의해 노출되는 제1 회로패턴과 제1 수지층의 상면에 배치되는 제2 회로패턴을 제1 수지층의 경사면 내벽에 형성되는 캐비티 연결회로로 직접 연결시키는 것에 의해, 회로 설계에서 제약이 되었던 단조로운 디자인에서 좀 더 광범위하게 회로 설계가 가능해질 수 있다.
이 결과, 공간적으로도 제약이 되었던 캐비티 내의 제1 회로패턴과 제1 수지층 상면의 제2 회로패턴이 제1 수지층의 가장자리 부분에 배치되는 제2 비아 전극으로만 전기적인 연결이 이루어지는데 기인하여 전기적 신호 거리가 길었던 반면에, 본 발명에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 및 그 제조 방법은 캐비티 연결회로를 통한 3차원 회로 연결을 통하여 회로패턴 간의 전기적 신호 거리가 매우 짧아져 그 만큼의 성능 향상으로 고속 동작 및 방열 성능을 개선시킬 수 있다.
이에 더불어, 본 발명에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 및 그 제조 방법은 캐비티 내에 반도체 칩이 실장되는 캐비티 타입의 가장 큰 장점인 패키지의 방열 효과 및 경박단소 기능에 추가적으로 고직접 및 고성능에 따른 단가 상승 효과를 볼 수 있으므로, 하이 엔드 기판(High-End Substrate)으로서의 기술 향상을 도모할 수 있게 된다.
도 1은 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 단면도.
도 2는 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 평면도.
도 3은 본 발명의 제1 실시예의 일 변형예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 단면도.
도 4는 본 발명의 제1 실시예의 다른 변형예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 단면도.
도 5는 본 발명의 제2 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 단면도.
도 6은 본 발명의 제2 실시예의 일 변형예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 단면도.
도 7 내지 도 15는 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 제조 방법을 나타낸 공정 단면도.
도 16 내지 도 19는 3차원 프린팅 방식을 이용한 캐비티 연결회로의 형성 과정을 설명하기 위한 공정 모식도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 단면도이고, 도 2는 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판(100)은 코어층(110), 제1 회로패턴(120), 제1 수지층(130), 제2 회로패턴(140) 및 캐비티 연결회로(150)를 포함한다.
코어층(110)은 상면(110a) 및 상면(110a)에 반대되는 하면(110b)을 갖는다. 이러한 코어층(110)은 폴리이미드 수지, 에폭시 수지, 프리프레그 등에서 선택될 수 있으나, 이에 제한되는 것은 아니다.
제1 회로패턴(120)은 코어층(110)의 상면(110a), 하면(110b) 및 내부에 배치된다. 이러한 제1 회로패턴(120)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하다.
제1 회로패턴(120)은 코어층(110)의 상면(110a)에 배치된 제1 상부 회로패턴(122)과, 코어층(110)의 하면(110b)에 배치된 제1 하부 회로패턴(124)과, 제1 상부 회로패턴(122)과 제1 하부 회로패턴(124)을 전기적으로 연결하는 제1 비아 전극(126)을 갖는다. 이때, 제1 상부 회로패턴(122)은 코어층(110)의 상면(110a)으로부터 돌출되는 돌출 구조를 가질 수 있고, 제1 하부 회로패턴(124)은 코어층(110)의 하면(110b)으로부터 돌출되는 돌출 구조를 가질 수 있다.
제1 수지층(130)은 코어층(110)의 상면(110a)을 덮으며, 코어층(110) 상면(110a)의 제1 회로패턴(120)의 일부를 노출시키는 캐비티(C)가 구비된다.
이때, 캐비티(C)는 제1 수지층(130)의 중앙 부분을 관통하도록 형성될 수 있다. 이에 따라, 코어층(110) 상면(110a) 중앙 부분에 배치된 제1 상부 회로패턴(122)의 일부가 외부로 노출될 수 있다.
제1 수지층(130)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, 아미노 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스텔 수지, 폴리우레탄 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있으나, 이에 제한되는 것은 아니다.
제2 회로패턴(140)은 제1 수지층(130)의 상면에 배치되어, 코어층(110) 상면(110a)의 제1 회로패턴(120)에 전기적으로 연결된다.
이러한 제2 회로패턴(140)은, 제1 회로패턴(120)과 마찬가지로, 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하다.
제2 회로패턴(140)은 제1 수지층(130)의 상면에 배치된 제2 상부 회로패턴(142)과, 제1 수지층(130)의 내부에 배치되어, 제2 상부 회로패턴(142)과 코어층(110) 상면(110a) 가장자리 부분에 배치된 제1 상부 회로패턴(122)을 전기적으로 연결하는 제2 비아 전극(144)을 갖는다.
캐비티 연결회로(150)는 제1 수지층(130)의 캐비티(C)에 의해 노출되는 제1 수지층(130)의 경사면(T) 내벽에 형성되어, 노출된 제1 회로패턴(120)과 제2 회로패턴(140)을 전기적으로 직접 연결한다.
이때, 캐비티(C)에 의해 노출되는 수지층(130)의 경사면(T)은 45 ~ 90도의 각도로 설계될 수 있으나, 이에 제한되는 것은 아니다.
이러한 캐비티 연결회로(150)는 제2 회로패턴(140)과 동일한 공정에 의해 동일한 물질로 형성될 수 있다. 이 결과, 본 발명에서는 제2 회로패턴(140)을 형성하는 과정시, 캐비티 연결회로(150)를 함께 형성하는 것에 의해 캐비티 연결회로(150)를 형성하기 위한 추가 공정을 필요로 하지 않게 된다.
이에 따라, 캐비티 연결회로(150)는 제2 회로패턴(140)과 일체로 연결되어, 제2 상부 회로패턴(142)과 측면이 직접 접촉되는 측면 접촉이 이루어진다.
특히, 캐비티 연결회로(150)는 캐비티(C)에 의해 노출된 제1 상부 회로패턴(122)과 제1 수지층(130) 상면의 제2 상부 회로패턴(142)을 전기적으로 직접 연결하는 것에 의해, 전기적 연결경로를 매우 짧게 단축시킬 수 있게 된다. 이 결과, 본 발명에서는 캐비티 연결회로(150)를 통한 3차원 회로 연결을 통하여 회로패턴 간의 전기적 신호 거리가 매우 짧아져 그 만큼의 성능 향상으로 고속 동작 및 방열 성능을 개선시킬 수 있게 된다.
또한, 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판(100)은 제2 수지층(160) 및 제3 회로패턴(170)을 더 포함할 수 있다.
제2 수지층(160)은 코어층(110) 하면(110b)을 덮는다. 이러한 제2 수지층(160)은, 제1 수지층(130)과 마찬가지로, 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, 아미노 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스텔 수지, 폴리우레탄 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있으나, 이에 제한되는 것은 아니다.
제3 회로패턴(170)은 제2 수지층(160)의 하면에 배치되어, 코어층(110) 하면(110b)의 제1 하부 회로패턴(124)에 전기적으로 연결된다.
이러한 제3 회로패턴(170)은, 제1 회로패턴(120)과 마찬가지로, 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하다.
제3 회로패턴(170)은 제2 수지층(160)의 하면에 배치된 제3 하부 회로패턴(172)과, 제2 수지층(160)의 내부에 배치되어, 제3 하부 회로패턴(172)과 코어층(110) 하면(110b)의 제1 하부 회로패턴(124)을 전기적으로 연결하는 제3 비아 전극(174)을 갖는다.
또한, 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판(100)은 제1 솔더 마스크 패턴(182) 및 제2 솔더 마스크 패턴(184)을 더 포함할 수 있다.
제1 솔더 마스크 패턴(182)은 제2 회로패턴(140) 및 제1 수지층(130)의 상면 일부를 덮도록 배치된다.
제2 솔더 마스크 패턴(184)은 제3 회로패턴(170) 및 제2 수지층(160)의 하면을 덮으며, 제3 회로패턴(170)의 일부를 노출시키도록 배치된다.
이때, 제1 및 제2 솔더 마스크 패턴(182, 184) 각각은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질로 형성될 수 있다.
한편, 도 3은 본 발명의 제1 실시예의 일 변형예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 단면도이고, 도 4는 본 발명의 제1 실시예의 다른 변형예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 단면도이다. 이때, 본 발명의 제1 실시예의 일 변형예 및 다른 변형예는 코어층의 적층 구조를 제외하고는 도 1 및 도 2를 참조하여 설명한 제1 실시예와 실질적으로 동일하므로, 중복 설명은 생략하고 차이점 위주로 설명하도록 한다.
먼저, 도 3에 도시된 바와 같이, 본 발명의 제1 실시예의 일 변형예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판(100)의 코어층(110)은 복수개가 수직적으로 적층되는 적층 구조를 갖는다.
이때, 코어층(110)은 폴리이미드 수지, 에폭시 수지, 프리프레그 등에서 선택될 수 있으나, 이에 제한되는 것은 아니다.
제1 회로패턴(120)은 복수의 코어층(110)의 상면(110a), 하면(110b) 및 내부에 배치된다. 이러한 제1 회로패턴(120)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하다.
제1 회로패턴(120)은 최상부 코어층(110)의 상면(110a)에 배치된 제1 상부 회로패턴(122)과, 최하부 코어층(110)의 하면(110b)에 배치된 제1 하부 회로패턴(124)과, 제1 상부 회로패턴(122)과 제1 하부 회로패턴(124)을 전기적으로 연결하는 제1 비아 전극(126)을 갖는다. 이때, 제1 상부 회로패턴(122)은 최상부 코어층(110)의 내부에 매립되고, 제1 하부 회로패턴(124)은 최하부 코어층(110)의 내부에 매립되는 매립 구조를 가질 수 있다.
여기서, 제1 솔더 마스크 패턴(182)은 제2 회로패턴(140)이 형성된 제1 수지층(130)의 상면 일부를 덮도록 배치되고, 제2 솔더 마스크 패턴(184)은 수직적으로 적층된 코어층(110)들 중 최하부 코어층(110)의 하면(110b)과 제1 하부 회로패턴(124)을 덮으며, 제1 하부 회로패턴(124)의 일부를 노출시키도록 배치된다.
이와 같이, 본 발명의 제1 실시예의 일 변형예에서는 복수의 코어층(110)이 수직적으로 적층되며, 제2 수지층(도 1의 160) 및 제3 회로패턴(도 1의 170)이 설계되지 않는다. 이에 따라, 제2 솔더 마스크 패턴(184)이 최하부 코어층(110)의 하면(110b)을 덮어, 최하부 코어층(110) 하면(110b)에 배치된 제1 회로패턴(120)의 일부를 외부로 노출시키게 된다.
한편, 본 발명의 제1 실시예의 다른 변형예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판(100)은 복수의 코어층(110) 중 최하부 코어층(110)의 하면(110b)을 덮는 제2 수지층(160)과, 제2 수지층(160)의 하면에 배치되어, 최하부 코어층(110) 하면(110b)의 제1 회로패턴(120)에 전기적으로 연결된 제3 회로패턴(170)을 더 포함한다.
이때, 제3 회로패턴(170)은 제2 수지층(160)의 하면에 배치된 제3 하부 회로패턴(172)과, 제2 수지층(160)의 내부에 배치되어, 제3 하부 회로패턴(172)과 최하부 코어층(110) 하면(110b)의 제1 하부 회로패턴(124)을 전기적으로 연결하는 제3 비아 전극(174)을 갖는다.
이에 따라, 제1 솔더 마스크 패턴(182)은 제2 회로패턴(140) 및 제1 수지층(130)의 상면 일부를 덮도록 배치되고, 제2 솔더 마스크 패턴(184)은 제3 회로패턴(170) 및 제2 수지층(160)의 하면을 덮으며, 제3 회로패턴(170)의 일부를 노출시키도록 배치된다.
한편, 도 5는 본 발명의 제2 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 단면도로, 본 발명의 제1 실시예와의 중복 설명은 생략하고 차이점 위주로 설명하도록 한다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판(200)은 복수의 코어층(210), 제1 회로패턴(220), 제1 수지층(230), 제2 회로패턴(240) 및 캐비티 연결회로(250)를 포함한다.
코어층(210)은 복수개가 수직적으로 적층되며, 중앙 부분에 제1 캐비티(C1)가 구비된다. 이때, 제1 캐비티(C1)는 복수의 코어층(210) 중 최상부 코어층(210)만을 관통하도록 형성될 수 있다. 이에 따라, 제1 캐비티(C1)에 의해 최상부 코어층(210) 상면(210a)의 제1 상부 회로패턴(222)의 일부가 외부로 노출될 수 있다.
제1 회로패턴(220)은 복수의 코어층(210)의 상면(210a), 하면(210b) 및 내부에 배치된다. 이러한 제1 회로패턴(220)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하다.
제1 회로패턴(220)은 코어층(210)들 사이에 배치된 제1 상부 회로패턴(222)과, 최하부 코어층(210)의 하면(210b)에 배치된 제1 하부 회로패턴(224)과, 제1 상부 회로패턴(222)과 제1 하부 회로패턴(224)을 전기적으로 연결하는 제1 비아 전극(226)을 갖는다. 이때, 제1 상부 회로패턴(222)은 코어층(210)의 내부에 매립되고, 제1 하부 회로패턴(224)은 최하부 코어층(210)의 하면(210b)으로 돌출되는 돌출 구조를 가질 수 있다.
제1 수지층(230)은 복수의 코어층(210) 중 최상부 코어층(210)의 상면(210a)을 덮으며, 제1 캐비티(C1)와 대응되는 위치에 제1 회로패턴(220)의 일부를 노출시키는 제2 캐비티(C2)가 구비된다.
이때, 제1 수지층(230)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, 아미노 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스텔 수지, 폴리우레탄 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있으나, 이에 제한되는 것은 아니다.
제2 캐비티(C2)는 제1 캐비티(C1)와 실질적으로 동일한 위치에 배치될 수 있다. 이에 따라, 최상부 코어층(210)의 상면(210a)에 배치된 제1 상부 회로패턴(222) 중 제1 및 제2 캐비티(C1, C2)와 대응되는 위치에 배치되는 제1 상부 회로패턴(222)의 일부가 외부로 노출된다.
제2 회로패턴(240)은 제1 수지층(230)의 상면에 배치되어, 최상부 코어층(210) 상면(210a)의 제1 회로패턴(220)에 전기적으로 연결된다.
이러한 제2 회로패턴(240)은 제1 수지층(230)의 상면에 배치된 제2 상부 회로패턴(242)과, 제1 수지층(230)의 내부에 배치되어, 제2 상부 회로패턴(242)과 코어층(210) 상면(210a) 가장자리 부분에 배치된 제1 상부 회로패턴(222)을 전기적으로 연결하는 제2 비아 전극(226)을 갖는다.
캐비티 연결회로(250)는 제1 및 제2 캐비티(C1, C2)에 의해 노출되는 복수의 코어층(210) 중 적어도 하나 이상과 제1 수지층(230)의 경사면(T) 내벽에 형성되어, 노출된 중앙 부분의 제1 회로패턴(220)과 제2 회로패턴(240)을 직접 전기적으로 연결한다.
이러한 캐비티 연결회로(250)는 제2 회로패턴(240)과 동일한 공정에 의해 동일한 물질로 형성될 수 있다. 이 결과, 본 발명에서는 제2 회로패턴(240)을 형성하는 과정시, 캐비티 연결회로(250)를 함께 형성하는 것에 의해 캐비티 연결회로(250)를 형성하기 위한 추가 공정을 필요로 하지 않게 된다.
이에 따라, 캐비티 연결회로(250)는 제2 회로패턴(240)과 일체로 연결되어, 제2 상부 회로패턴(242)과 측면이 직접 접촉되는 측면 접촉이 이루어진다.
특히, 캐비티 연결회로(250)는 제1 및 제2 캐비티(C1, C2)에 의해 노출된 제1 상부 회로패턴(222)과 제1 수지층(230) 상면의 제2 상부 회로패턴(242)을 전기적으로 직접 연결하는 것에 의해, 전기적 연결경로를 매우 짧게 단축시킬 수 있게 된다. 이 결과, 본 발명에서는 캐비티 연결회로(250)를 통한 3차원 회로 연결을 통하여 회로패턴 간의 전기적 신호 거리가 매우 짧아져 그 만큼의 성능 향상으로 고속 동작 및 방열 성능을 개선시킬 수 있게 된다.
또한, 본 발명의 제2 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판(200)은 제2 수지층(260) 및 제3 회로패턴(270)을 더 포함할 수 있다.
제2 수지층(260)은 복수의 코어층(210) 중 최하부 코어층(210)의 하면(210b)을 덮도록 배치된다.
제3 회로패턴(270)은 제2 수지층(260)의 하면에 배치되어, 최하부 코어층(210) 하면(210b)의 제1 회로패턴(220)에 전기적으로 연결된다.
이때, 제3 회로패턴(270)은 제2 수지층(260)의 하면에 배치된 제3 하부 회로패턴(272)과, 제2 수지층(260)의 내부에 배치되어, 제3 하부 회로패턴(272)과 최하부 코어층(210) 하면(210b)의 제1 하부 회로패턴(224)을 전기적으로 연결하는 제3 비아 전극(274)을 갖는다.
또한, 본 발명의 제2 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판(200)은 제1 및 제2 솔더 마스크 패턴(282, 284)을 더 포함할 수 있다.
제1 솔더 마스크 패턴(282)은 제2 회로패턴(240)이 형성된 제1 수지층(230)의 상면 일부를 덮도록 배치되고, 제2 솔더 마스크 패턴(284)은 복수의 코어층(210)들 중 최하부 코어층(210)의 하면(210b)과 제3 회로패턴(270)을 덮어, 제3 회로패턴(270)의 일부를 노출시키도록 배치된다.
한편, 도 6은 본 발명의 제2 실시예의 일 변형예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판을 나타낸 단면도로, 제1 캐비티의 형성 위치를 제외하고는 도 5을 참조하여 설명한 제2 실시예와 실질적으로 동일하므로, 중복 설명은 생략하고 차이점 위주로 설명하도록 한다.
도 6을 참조하면, 본 발명의 제2 실시예의 일 변형예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판(200)의 제1 캐비티(C1)는 복수의 코어층(210)을 모두 관통하도록 형성될 수 있다.
이에 따라, 복수의 코어층(210) 중 최하부 코어층(210)의 제1 하부 회로패턴(224)과 제2 수지층(260)의 일부가 외부로 노출될 수 있다.
이 결과, 캐비티 연결회로(250)는 제1 및 제2 캐비티(C1, C2)에 의해 노출된 제1 하부 회로패턴(222)과 제1 수지층(230) 상면의 제2 상부 회로패턴(242)을 전기적으로 직접 연결하는 것에 의해, 전기적 연결경로를 매우 짧게 단축시킬 수 있게 된다.
전술한 본 발명의 실시예들에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판은 캐비티에 의해 노출되는 제1 회로패턴과 제1 수지층의 상면에 배치되는 제2 회로패턴을 제1 수지층의 경사면 내벽에 형성되는 캐비티 연결회로로 직접 연결시키는 것에 의해, 회로 설계에서 제약이 되었던 단조로운 디자인에서 좀 더 광범위하게 회로 설계가 가능해질 수 있다.
이 결과, 공간적으로도 제약이 되었던 캐비티 내의 제1 회로패턴과 제1 수지층 상면의 제2 회로패턴이 제1 수지층의 가장자리 부분에 배치되는 제2 비아 전극으로만 전기적인 연결이 이루어지는데 기인하여 전기적 신호 거리가 길었던 반면에, 본 발명의 실시예들에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판은 캐비티 연결회로를 통한 3차원 회로 연결을 통하여 회로패턴 간의 전기적 신호 거리가 매우 짧아져 그 만큼의 성능 향상으로 고속 동작 및 방열 성능을 개선시킬 수 있다.
이에 더불어, 본 발명의 실시예들에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판은 캐비티 내에 반도체 칩이 실장되는 캐비티 타입의 가장 큰 장점인 패키지의 방열 효과 및 경박단소 기능에 추가적으로 고직접 및 고성능에 따른 단가 상승 효과를 볼 수 있으므로, 하이 엔드 기판(High-End Substrate)으로서의 기술 향상을 도모할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 제조 방법에 대하여 설명하도록 한다.
도 7 내지 도 15는 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 제조 방법을 나타낸 공정 단면도이다.
도 7에 도시된 바와 같이, 상면(110a) 및 하면(110b)에 금속 씨드층(10)이 배치된 코어층(110)을 준비한다. 이때, 코어층(110)은 폴리이미드 수지, 에폭시 수지, 프리프레그 등에서 선택될 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 금속 씨드층(10) 및 코어층(110)을 관통하는 제1 비아 홀(V1)을 형성한다. 이러한 제1 비아 홀(V1)은 레이저 드릴링, 기계적 드릴링 및 라우터 방식 중 어느 하나에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 8에 도시된 바와 같이, 제1 비아 홀(V1)이 형성된 코어층(110)의 상면(110a) 및 제1 비아 홀(V1) 내에 금속층(15)을 형성한다. 이때, 금속층(15)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하다.
도 9에 도시된 바와 같이, 금속층(도 8의 15)을 선택적으로 패터닝하여 제1 회로패턴(120)을 형성한다. 일 예로, 제1 회로패턴의 형성은 금속층이 형성된 코어층 상에 제1 회로패턴 형성 영역을 제외한 부분을 덮는 드라이 필름(미도시)을 부착하고, 드라이 필름을 마스크로 이용한 선택적인 습식 식각으로 금속층을 제거하는 방식이 이용될 수 있다.
이때, 제1 회로패턴(120)은 코어층(110)의 상면(110a)에 배치된 제1 상부 회로패턴(122)과, 코어층(110)의 하면(110b)에 배치된 제1 하부 회로패턴(124)과, 제1 상부 회로패턴(122)과 제1 하부 회로패턴(124)을 전기적으로 연결하는 제1 비아 전극(126)을 갖는다.
다음으로, 도 10에 도시된 바와 같이, 제1 회로패턴(120)이 형성된 코어층(110)의 상면(110a)에는 제1 수지층(130) 및 제1 동박(20)을 차례로 부착하고, 하면(110b)에는 제2 수지층(160) 및 제2 동박(30)을 차례로 부착한다.
제1 및 제2 수지층(130, 160) 각각은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, 아미노 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스텔 수지, 폴리우레탄 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있으나, 이에 제한되는 것은 아니다.
도 11에 도시된 바와 같이, 제1 수지층(130)의 중앙 부분을 제거하여 코어층(110)의 제1 회로패턴(120)의 일부를 노출시키는 캐비티(C)를 형성한다.
이때, 캐비티(C)는 레이저 드릴링법, 레이저 트렌치 식각법, UV 레이저 식각법 및 포토리쏘그래피법 중 선택된 하나 이상의 방법으로 형성하는 것이 바람직하다.
도 12에 도시된 바와 같이, 제1 및 제2 동박(20, 30)과 제1 및 제2 수지층(130, 160)의 가장자리 부분과, 제1 동박(20) 및 제1 수지층(130)의 경사면(T) 내벽 일부를 제거하여, 제2 비아 홀(V2), 제3 비아 홀(V3) 및 제4 비아 홀(V4)을 형성한다.
이러한 제2 비아 홀(V2)에 의해 코어층(110) 상면(110a) 가장자리에 배치된 제1 상부 회로패턴(122)의 일부가 외부로 노출되고, 제3 비아 홀(V3)에 의해 코어층(110) 하면(110b)에 배치된 제1 하부 회로패턴(124)의 일부가 외부로 노출된다. 또한, 제4 비아 홀(V4)에 의해, 코어층(110) 상면(110a) 중앙 부분의 캐비티(C) 경사면(T) 내벽과 중첩된 하부에 배치된 제1 상부 회로패턴(122)의 일부가 외부로 노출된다.
이때, 제2, 제3 및 제4 비아 홀(V2, V3, V4)은 레이저 드릴링법, 레이저 트렌치 식각법, UV 레이저 식각법 및 포토리쏘그래피법 중 선택된 하나 이상의 방법으로 형성할 수 있으나, 이에 제한되는 것은 아니다.
도 13에 도시된 바와 같이, 제1 수지층(130)의 상면 및 제2 수지층(160)의 하면과, 제2 비아 홀(V2), 제3 비아 홀(V3) 및 제4 비아 홀(V4) 내에 베이스 씨드층(40)을 형성한다. 이때, 베이스 씨드층(40)은 무전해 도금법 및 스퍼터링 증착법 중 어느 하나 이상의 방법으로 형성하게 된다.
다음으로, 베이스 씨드층(40)을 매개로 전해 도금을 실시하여 베이스 금속층(미도시)을 형성한다.
도 14에 도시된 바와 같이, 베이스 금속층을 선택적으로 패터닝하여 제1 수지층(130)의 상면에 배치되어, 코어층(110) 상면(110a)의 제1 회로패턴(120)에 연결된 제2 회로패턴(140)과, 제2 수지층(160)의 하면에 배치되어, 코어층(110) 하면(110b)의 제1 회로패턴(120)에 연결된 제3 회로패턴(170)과, 제1 수지층(130)의 경사면(T) 내벽에 배치되어, 노출된 제1 회로패턴(120)과 제2 회로패턴(140)을 직접 연결하는 캐비티 연결회로(150)를 형성한다.
다음으로, 도 15에 도시된 바와 같이, 제2 회로패턴(140)이 형성된 제1 수지층(130)의 상면 일부를 덮는 제1 솔더 마스크 패턴(182)과, 제3 회로패턴(170) 및 제2 수지층(160)의 하면을 덮으며, 제3 회로패턴(170)의 일부를 노출시키는 제2 솔더 마스크 패턴을 형성한다.
이때, 제1 및 제2 솔더 마스크 패턴(182, 184) 각각은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질로 형성될 수 있다.
이상의 공정을 통하여, 본 발명의 제1 실시예에 따른 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판이 제조될 수 있다.
한편, 본 발명에서 제2 및 제3 회로패턴과 캐비티 연결회로는 3차원 프린팅 방식으로 형성될 수도 있다.
도 16 내지 도 19는 3차원 프린팅 방식을 이용한 캐비티 연결회로의 형성 과정을 설명하기 위한 공정 모식도로, 이를 참조하여 보다 구체적으로 설명하도록 한다.
도 16 및 도 17에 도시된 바와 같이, 제2 내지 제4 비아 홀(V2, V3, V4)이 형성된 제1 수지층(130)과 이격된 상측에 3차원 프린팅 장치(M)를 위치 정렬시킨다.
다음으로, 제1 수지층(130) 상면의 제2 회로패턴 형성 영역과 제2 비아 홀(V2)의 내부와, 제2 수지층(160)의 하면의 제3 회로패턴 형성 영역과 제3 비아 홀(V3)의 내부와, 제4 비아 홀(V4)의 내부에 전도성 잉크(I)를 프린팅한다.
다음으로, 도 18 및 도 19에 도시된 바와 같이, 제2 및 제3 회로패턴 형성 영역과 제4 비아 홀(V4) 내에 전도성 잉크(I)를 프린팅한 후, 프린팅된 전도성 잉크(I)를 고온에서 경화시켜 제2 및 제3 회로패턴(140, 160)과 캐비티 연결회로(150)를 형성한다.
이때, 제2 회로패턴(140)은 제1 수지층(130)의 상면에 배치되어, 코어층(110) 상면(110a)의 제1 회로패턴(120)에 전기적으로 연결되고, 제3 회로패턴(170)은 제2 수지층(160)의 하면에 배치되어, 코어층(110) 하면(110b)의 제1 회로패턴(120)에 전기적으로 연결된다. 그리고, 캐비티 연결회로(150)는 제1 수지층(130)의 경사면(T) 내벽에 형성되어, 노출된 제1 회로패턴(120)과 제2 회로패턴(140)을 전기적으로 직접 연결한다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100 : 인쇄회로기판 110 : 코어층
120 : 제1 회로패턴 130 : 제1 수지층
140 : 제2 회로패턴 150 : 캐비티 연결회로
160 : 제2 수지층 170 : 제3 회로패턴
182, 184 : 제1 및 제2 솔더 마스크 패턴 C : 캐비티

Claims (21)

  1. 코어층;
    상기 코어층의 상면, 하면 및 내부에 배치된 제1 회로패턴;
    상기 코어층의 상면을 덮으며, 상기 코어층 상면의 제1 회로패턴의 일부를 노출시키는 캐비티가 구비된 제1 수지층;
    상기 제1 수지층의 상면에 배치되어, 상기 코어층 상면의 제1 회로패턴에 연결된 제2 회로패턴; 및
    상기 제1 수지층의 캐비티에 의해 노출되는 제1 수지층의 경사면 내벽에 형성되어, 노출된 상기 제1 회로패턴과 상기 제2 회로패턴을 직접 연결하는 캐비티 연결회로;
    를 포함하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 회로패턴은 상기 코어층의 상면에 배치된 제1 상부 회로패턴과, 상기 코어층의 하면에 배치된 제1 하부 회로패턴과, 상기 제1 상부 회로패턴과 제1 하부 회로패턴을 연결하는 제1 비아 전극을 갖고,
    상기 제2 회로패턴은 상기 제1 수지층의 상면에 배치된 제2 상부 회로패턴과, 상기 제1 수지층의 내부에 배치되어, 상기 제2 상부 회로패턴과 상기 코어층 상면의 제1 상부 회로패턴을 연결하는 제2 비아 전극을 갖는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  3. 제2항에 있어서,
    상기 제1 상부 회로패턴은
    상기 코어층의 상면으로부터 돌출되는 돌출 구조를 갖거나, 또는 상기 코어층의 내부에 매립되는 매립 구조를 갖는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  4. 삭제
  5. 제1항에 있어서,
    상기 코어층 하면을 덮는 제2 수지층; 및
    상기 제2 수지층의 하면에 배치되어, 상기 코어층 하면의 제1 하부 회로패턴에 연결된 제3 회로패턴;
    을 더 포함하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  6. 제5항에 있어서,
    상기 제3 회로패턴은
    상기 제2 수지층의 하면에 배치된 제3 하부 회로패턴과,
    상기 제2 수지층의 내부에 배치되어, 상기 제3 하부 회로패턴과 상기 코어층 하면의 제1 하부 회로패턴을 연결하는 제3 비아 전극을 갖는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  7. 제1항에 있어서,
    상기 캐비티 연결회로는
    상기 제2 회로패턴과 동일한 물질로 형성된 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  8. 제2항에 있어서,
    상기 캐비티 연결회로는
    상기 캐비티에 의해 노출된 제1 상부 회로패턴과 상기 제2 상부 회로패턴을 전기적으로 연결하여 전기적 연결경로를 단축시킨 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  9. 제1항에 있어서,
    상기 코어층은
    적어도 하나 이상이 수직적으로 적층되는 적층 구조를 갖는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  10. 제9항에 있어서,
    상기 제2 회로패턴이 형성된 제1 수지층의 상면 일부를 덮는 제1 솔더 마스크 패턴; 및
    상기 수직적으로 적층된 코어층들 중 최하부 코어층의 하면 일부를 덮어, 상기 제1 회로패턴의 일부를 노출시키는 제2 솔더 마스크 패턴;
    을 더 포함하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  11. 복수개가 수직적으로 적층되며, 중앙 부분에 제1 캐비티가 구비된 코어층;
    상기 복수의 코어층의 상면, 하면 및 내부에 배치된 제1 회로패턴;
    상기 복수의 코어층 중 최상부 코어층의 상면을 덮으며, 상기 제1 캐비티와 대응되는 위치에 상기 제1 회로패턴의 일부를 노출시키는 제2 캐비티가 구비된 제1 수지층;
    상기 제1 수지층의 상면에 배치되어, 상기 최상부 코어층 상면의 제1 회로패턴에 연결된 제2 회로패턴; 및
    상기 제1 및 제2 캐비티에 의해 노출되는 상기 복수의 코어층 중 적어도 하나 이상과 제1 수지층의 경사면 내벽에 형성되어, 노출된 상기 제1 회로패턴과 상기 제2 회로패턴을 직접 연결하는 캐비티 연결회로;
    를 포함하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  12. 제11항에 있어서,
    상기 복수의 코어층 중 최하부 코어층의 하면을 덮는 제2 수지층; 및
    상기 제2 수지층의 하면에 배치되어, 상기 최하부 코어층 하면의 제1 회로패턴에 연결된 제3 회로패턴;
    을 더 포함하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  13. 제12항에 있어서,
    상기 제3 회로패턴은
    상기 제2 수지층의 하면에 배치된 제3 하부 회로패턴과,
    상기 제2 수지층의 내부에 배치되어, 상기 제3 하부 회로패턴과 상기 최하부 코어층 하면의 제1 하부 회로패턴을 연결하는 제3 비아 전극을 갖는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  14. 제13항에 있어서,
    상기 제1 캐비티는
    상기 복수의 코어층 중 적어도 하나 이상을 관통하도록 형성된 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판.
  15. (a) 코어층에 제1 회로패턴을 형성하는 단계;
    (b) 상기 제1 회로패턴이 형성된 코어층의 상면에는 제1 수지층 및 제1 동박을 차례로 부착하고, 하면에는 제2 수지층 및 제2 동박을 차례로 부착하는 단계;
    (c) 상기 제1 수지층의 중앙 부분을 제거하여 상기 코어층의 제1 회로패턴의 일부를 노출시키는 캐비티를 형성하는 단계;
    (d) 상기 제1 및 제2 동박과 제1 및 제2 수지층의 가장자리 부분과, 상기 제1 동박 및 제1 수지층의 경사면 내벽 일부를 제거하여, 제2 비아 홀, 제3 비아 홀 및 제4 비아 홀을 형성하는 단계; 및
    (e) 상기 제2 비아 홀 및 제1 수지층의 상면에 배치된 제2 회로패턴, 상기 제3 비아 홀 및 제2 수지층의 하면에 배치된 제3 회로패턴과, 상기 제4 비아 홀 내에 배치된 캐비티 연결회로를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 제조 방법.
  16. 제15항에 있어서,
    상기 (a) 단계는,
    (a-1) 상면 및 하면에 금속 씨드층이 배치된 코어층을 준비하는 단계;
    (a-2) 상기 금속 씨드층 및 코어층을 관통하는 제1 비아 홀을 형성한 후, 상기 코어층의 상면 및 제1 비아 홀 내에 금속층을 형성하는 단계; 및
    (a-3) 상기 금속층을 선택적으로 패터닝하여, 상기 코어층의 상면에 배치된 제1 상부 회로패턴과, 상기 코어층의 하면에 배치된 제1 하부 회로패턴과, 상기 제1 상부 회로패턴과 제1 하부 회로패턴을 연결하는 제1 비아 전극을 갖는 제1 회로패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 제조 방법.
  17. 제15항에 있어서,
    상기 (c) 단계에서,
    상기 캐비티는
    레이저 드릴링법, 레이저 트렌치 식각법, UV 레이저 식각법 및 포토리쏘그래피법 중 선택된 하나 이상의 방법으로 형성하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 제조 방법.
  18. 제15항에 있어서,
    상기 (e) 단계는,
    (e-1) 상기 제1 수지층의 상면과 제2 수지층의 하면과, 상기 제2 비아 홀, 제3 비아 홀 및 제4 비아 홀 내에 베이스 씨드층을 형성하는 단계;
    (e-2) 상기 베이스 씨드층을 매개로 도금을 실시하여 베이스 금속층을 형성하는 단계; 및
    (e-3) 상기 베이스 금속층을 선택적으로 패터닝하여, 상기 제1 수지층의 상면에 배치되어, 상기 코어층 상면의 제1 회로패턴에 연결된 제2 회로패턴과, 상기 제2 수지층의 하면에 배치되어, 상기 코어층 하면의 제1 회로패턴에 연결된 제3 회로패턴과, 상기 제1 수지층의 경사면 내벽에 배치되어, 노출된 상기 제1 회로패턴과 상기 제2 회로패턴을 직접 연결하는 캐비티 연결회로를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 제조 방법.
  19. 제18항에 있어서,
    상기 (e-1) 단계에서,
    상기 베이스 씨드층은
    무전해 도금법 및 스퍼터링 증착법 중 어느 하나 이상의 방법으로 형성하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 제조 방법.
  20. 제15항에 있어서,
    상기 (e) 단계는,
    (e-1) 상기 제1 수지층 상면의 제2 회로패턴 형성 영역과 제2 비아 홀의 내부와, 상기 제2 수지층의 하면의 제3 회로패턴형성 영역과 제3 비아 홀의 내부와, 상기 제4 비아 홀의 내부에 전도성 잉크를 프린팅하는 단계; 및
    (e-2) 상기 프린팅된 전도성 잉크를 경화시켜, 상기 제1 수지층의 상면에 배치되어, 상기 코어층 상면의 제1 회로패턴에 연결된 제2 회로패턴과, 상기 제2 수지층의 하면에 배치되어, 상기 코어층 하면의 제1 회로패턴에 연결된 제3 회로패턴과, 상기 제1 수지층의 경사면 내벽에 배치되어, 노출된 상기 제1 회로패턴과 상기 제2 회로패턴을 직접 연결하는 캐비티 연결회로를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 제조 방법.
  21. 제15항에 있어서,
    상기 (e) 단계 이후,
    (f) 상기 제2 회로패턴이 형성된 제1 수지층의 상면 일부를 덮는 제1 솔더 마스크 패턴과, 상기 제2 수지층의 하면을 덮으며, 상기 제3 회로패턴의 일부를 노출시키는 제2 솔더 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 3차원 회로설계 구조를 갖는 캐비티 인쇄회로기판 제조 방법.
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