KR102565417B1 - 임베디드 패키지 - Google Patents

임베디드 패키지 Download PDF

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KR102565417B1
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Abstract

본 발명의 일 측면에 따르면, 일면에 랜드 패턴이 형성되고, 상기 랜드 패턴의 적어도 일부를 노출시키는 연결 개구부가 형성된 제1 베이스부와, 상기 제1 베이스부와 떨어져 배치되며 칩 수용 관통부가 형성된 제2 베이스부와, 상기 칩 수용 관통부에 배치되며 표면에 칩 패드가 배치된 반도체 칩과, 상기 반도체 칩의 적어도 일부를 둘러싸고 상기 제1 베이스 부재와 상기 제2 베이스 부재 사이에 배치되며 연결홀이 형성된 절연부와, 상기 연결홀에 배치되며 상기 칩 패드와 상기 랜드 패턴을 전기적으로 연결하는 도전 연결부를 포함하며, 상기 반도체 칩의 일면으로부터 상기 반도체 칩과 가장 가까운 랜드 패턴의 일면까지의 거리는 50㎛~100㎛인 임베디드 패키지를 제공한다.

Description

임베디드 패키지{Embedded package}
본 발명은 임베디드 패키지에 관한 것이다.
전자 제품의 소형, 경량화, 고속화 및 고용량화 추세가 진전됨에 따라 상기 전자 제품에 사용되는 반도체 패키지의 발전 방향도 변화되고 있다.
반도체 패키지의 종류 중 임베디드 패키지(embedded package)는 기판에 반도체 칩 등의 전자 소자가 내장되는 기술로서, 그 기술 개발이 활발히 이루어지고 있다.
임베디드 패키지와 관련된 종래의 특허문헌의 일 예로는 등록특허 10-1905893호를 들 수 있다. 그 등록특허 10-1905893호에는 복수의 유전층을 포함하는 임베디드 패키지 및 제조 방법이 개시되어 있다.
본 발명의 일 측면에 따르면, 전기적인 특성이 뛰어난 임베디드 패키지를 제공하는 것을 주된 과제로 한다.
본 발명의 일 측면에 따르면, 일면에 랜드 패턴이 형성되고, 상기 랜드 패턴의 적어도 일부를 노출시키는 연결 개구부가 형성된 제1 베이스부;와, 상기 제1 베이스부와 떨어져 배치되며, 칩 수용 관통부가 형성된 제2 베이스부;와, 상기 칩 수용 관통부에 배치되며, 표면에 칩 패드가 배치된 반도체 칩;과, 상기 반도체 칩의 적어도 일부를 둘러싸고 상기 제1 베이스 부재와 상기 제2 베이스 부재 사이에 배치되며, 연결홀이 형성된 절연부;와, 상기 연결홀에 배치되며, 상기 칩 패드와 상기 랜드 패턴을 전기적으로 연결하는 도전 연결부를 포함하며, 상기 반도체 칩의 일면으로부터 상기 반도체 칩과 가장 가까운 랜드 패턴의 일면까지의 거리는, 50㎛~100㎛인 임베디드 패키지를 제공한다.
여기서, 상기 절연부는 상기 칩 수용 관통부에서 상기 반도체 칩을 둘러싸도록 배치될 수 있다.
여기서, 상기 제2 베이스부의 일면과 상기 반도체 칩의 일면에는 보호층이 더 배치될 수 있다.
본 발명의 일 측면에 따르면, 반도체 칩과 랜드 패턴 사이의 거리를 충분히 떨어뜨려 전기적인 간섭을 줄여주기 때문에 임베디드 패키지의 전기적인 특성이 우수한 효과가 있다.
도 1은 본 발명의 일 실시예에 대한 임베디드 패키지의 단면도이다.
도 2는 본 발명의 일 실시예에 대한 임베디드 패키지의 성능에 대한 그래프이다.
도 3은 본 발명의 일 실시예에 대한 제2 베이스부의 개략적인 사시도이다.
도 4 내지 도 12는 본 발명의 일 실시예에 대한 임베디드 패키지의 제조 공정을 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 관한 임베디드 패키지의 단면도인데, 도 1에는 임베디드 패키지(100)가 솔더 볼(B)로 기판(S)의 접촉 패드(T)에 전기적으로 연결된 모습이 도시되어 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 관한 임베디드 패키지(100)는, 제1 베이스부(110), 제2 베이스부(120), 절연부(130), 반도체 칩(140), 도전 연결부(150), 보호층(160)을 포함한다.
제1 베이스부(110)에는 연결 개구부(112)가 형성되는데, 제1 베이스부(110)는 소정의 유전율을 가지는 에폭시계 소재, 실리콘계 소재, 우레탄계 소재 등의 절연 소재로 이루어질 수 있다.
제1 베이스부(110)는, 절연부(130)를 형성한 후 절연부(130)에 전기 절연성의 라미네이트 필름을 적층하여 형성하거나, 절연부(130)에 절연 소재를 적층하여 층 형상으로 형성할 수 있다.
제1 베이스부(110)의 일면에는 랜드 패턴(111)이 형성되어 있는데, 랜드 패턴(111)은 절연부(130)의 일면에 도전층을 형성한 후, 주지의 포토 리소그래피 방법으로 도전층을 패터닝하여 형성하거나, 스크린 프린팅 등의 방식을 이용하여 수지(130)의 일면에 직접 형성할 수도 있다.
제1 베이스부(110)에는 랜드 패턴(111)에 연통된 연결 개구부(112)가 형성되어 있는데, 연결 개구부(112)는 랜드 패턴(111)의 적어도 일부를 노출시켜 볼(B)과랜드 패턴(111)의 전기적인 접속이 가능하게 한다.
연결 개구부(112)는 제1 베이스부(110)를 가공하여 형성되는데, 레이저 드릴링 방법, 여러 종류의 건식 식각 방법, 에칭액을 이용한 습식 식각 방법 등으로 제1 베이스부(110)를 가공하여 형성할 수 있다.
한편, 제1 베이스부(110)의 상방 쪽에는 제1 베이스부(110)와 떨어져 제2 베이스부(120)가 배치되어 있다.
제2 베이스부(120)는 CCL(Copper Clad Laminate)로 이루어져 있는데, 제2 베이스부(120)의 소재에는 특별한 제한이 없다. 즉 제2 베이스부(120)의 소재는 연성 또는 경성의 수지, 합성 수지 등을 포함할 수 있으며, 예를 들어, 폴리 이미드(polyimide), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 등을 포함할 수 있다.
제2 베이스부(120)에는 칩 수용 관통부(121)가 형성되는데, 도 3에 도시된 바와 같이, 칩 수용 관통부(121)는 제2 베이스부(120)의 중앙 부근을 관통하도록 원형의 구멍 형상으로 형성되며, 반도체 칩(140)을 수용하는 기능을 수행한다.
본 실시예에 따르면 칩 수용 관통부(121)의 형상은 원형의 구멍으로 형성되며, 제2 베이스부(120)의 중앙 부근에 형성되나, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 칩 수용 관통부의 형상은 원형의 구멍으로 한정되지 않고, 설계자의 요구에 따라 사각형, 타원형, 다각형 등의 다양한 형상의 구멍이 될 수 있다. 또한, 본 발명에 따른 칩 수용 관통부의 형성 위치도 제2 베이스부(120)의 중앙 부근으로 한정하지 않고 제2 베이스부(120)의 중앙에서 가장자리 쪽으로 치우친 부분에 형성될 수 있다.
절연부(130)는, 칩 수용 관통부(121)에서 반도체 칩(140)을 둘러싸도록 배치되고, 아울러 제1 베이스부(110)와 제2 베이스부(120) 사이에도 배치되어 있다.
절연부(130)는 엔켑슐레이션을 위한 것이며, PPG(Pre Preg), RCF(Resin Copper Foil), 에폭시 소재, 실리콘계 소재, 우레탄계 소지 등의 주지의 소재로 구성될 수 있으며, 전기 절연성의 성질을 가지면서 접착성이 뛰어난 물질이면 그 종류 및 형식에 한정되지 않고 사용할 수 있다.
본 실시예에 따르면 절연부(130)는 칩 수용 관통부(121)에서 반도체 칩(140)을 둘러싸도록 배치되어 있지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따른 절연부는 반도체 칩(140)의 전부를 둘러싸도록 배치될 수도 있다.
절연부(130)에는 연결홀(131)이 형성되는데, 연결홀(131)은 랜드 패턴(111)과 반도체 칩(140)의 칩 패드(141)를 연통시키도록 형성되며, 연결홀(131)의 내부에는 도전 연결부(150)가 배치된다.
절연부(130)의 형성 두께는 본 실시예에서 중요한 사항이므로, 그에 대한 자세한 설명은 후술하기로 한다.
한편, 반도체 칩(140)은 칩 수용 관통부(121)에 배치되며, 반도체 칩(140)의 표면에는 전기적인 연결을 위해 칩 패드(141)가 형성되어 있다.
반도체 칩(140)은 반도체 소자를 포함하고 있으면 되고, 능동 소자, 수동 소자 등을 포함할 수 있다. 예를 들어, 반도체 칩(140)은 메모리 반도체 칩, 로직 칩 등도 제한 없이 포함할 수 있다.
도전 연결부(150)는 금, 은, 구리 등의 도전성 소재를 포함하여 이루어지는데, 연결홀(131)에 배치된다. 연결홀(131)에 배치된 도전 연결부(150)는, 볼 랜드 기능을 수행하는 랜드 패턴(111)과 칩 패드(141)를 전기적으로 연결한다.
보호층(160)은 제2 베이스부(120)와 반도체 칩(140)의 상면을 덮도록 형성되는데, 전기 절연성의 라미네이트 필름을 적층하여 형성하거나 에폭시, 실리콘계, 우레탄계 등의 절연 소재를 직접 적층하여 형성할 수 있으며, PPG(Pre Preg), RCF(Resin Copper Foil) 등의 소재도 적용될 수 있다.
본 실시예에 따르면 제2 베이스부(120)와 반도체 칩(140)의 상면에는 보호층(160)이 배치되지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면 제2 베이스부(120)와 반도체 칩(140)의 상면에 보호층(160)이 배치되지 않을 수도 있다.
한편, 본 발명의 일 실시예는, 반도체 칩(140)으로의 전기적 간섭을 최소화하도록 절연부(130)의 형성 두께를 선정한다.
즉, 본 실시예에 따르면, 반도체 칩(140)의 일면으로부터 반도체 칩(140)과 가장 가까운 랜드 패턴(111)의 일면까지의 거리 H1가, 50㎛~100㎛이 되도록 형성한다.
그렇게 되면, 「반도체 칩(140)」과 「임베디드 패키지(100)가 실장되는 기판(S)」과의 전기적 간섭이 크게 줄게 되어, 전기적 간섭에 의해 발생하는 임베디드 패키지(100)의 성능 저하가 최소화 된다. 즉 기판(S)의 저면에도 많은 반도체 칩들이 실장되어 있기 때문에 반도체 칩(140)과 기판(S)과의 거리가 클수록 전자파에 의한 전기적 간섭이 적게 되지만, 임베디드 패키지(100)의 두께 한계와 내부 구조에 때문에 반도체 칩(140)과 기판(S)과의 거리를 지나치게 크게 할 수 없기에 적절한 구조 설계가 필요하다.
일반적으로 반도체 칩(140)의 두께 H2는 약 30㎛~80㎛ 정도가 되므로, 그에 따라 적절히 「반도체 칩(140)의 일면으로부터 반도체 칩(140)과 가장 가까운 랜드 패턴(111)의 일면까지의 거리 H1」를 결정할 수 있다.
도 2는 H1의 크기에 따른 임베디드 패키지의 처리 속도에 대한 그래프로서, H1가 50㎛에 도달할 때에 임베디드 패키지(100)의 성능인 처리 속도가 급격히 좋아짐을 알 수 있다. 즉 임베디드 패키지의 처리 속도(Mb/s)는 H1가 50㎛이 되면 급격히 높아짐을 알 수 있다. 이러한 사항은 다양한 종류의 임베디드 패키지의 반복 실험을 통해 알 수 있었다.
한편, H1가 커지면 커질수록 반도체 칩(140)과 임베디드 패키지(100)가 실장된 기판(S)과의 전기적 간섭이 적어지게 되지만, H1가 100㎛를 넘게 되면 임베디드 패키지의 성능인 처리 속도에 있어 별 차이가 없게 되고(도 2 참조), 아울러 임베디드 패키지(100)의 두께가 지나치게 두꺼워지기 때문에 가공이 어려우며 제조 후에 임베디드 패키지(100)의 뒤틀림 발생이 일어나기 쉽기 때문에, 가급적 H1는 100㎛을 넘지 않는 것이 바람직하다.
이하, 도 3 내지 도 12를 참조하여, 본 실시예에 대한 임베디드 패키지(100)의 제조 방법에 대해 살펴보기로 한다.
도 3은 본 실시예에 대한 제2 베이스부(120)의 개략적인 사시도이고, 도 4 내지 도 12는 본 실시예에 대한 임베디드 패키지의 각 제조 공정들을 도시한 도면이다.
도 3에 도시된 바와 같이, 제2 베이스부(120)에는 칩 수용 관통부(121)가 형성되어 있는데, 제조자는 제2 베이스부(120)의 원 소재에 펀칭, 라우팅(routing), 레이저 드릴링 등의 방식으로 칩 수용 관통부(121)를 형성하여 제2 베이스부(120)를 준비한다.
그 다음, 도 4 및 도 5에 도시된 바와 같이, 지지 필름(E)의 일면에 제2 베이스부(120)와 반도체 칩(140)을 위치시킨다. 이 때 제2 베이스부(120)를 지지 필름(E)에 먼저 위치시킨 후, 반도체 칩(140)을 지지 필름(E)에 배치시킬 수 있는데, 반도체 칩(140)은 제2 베이스부(120)의 칩 수용 관통부(121)에 수용되게 된다.
여기서 지지 필름(E)은 제2 베이스부(120)와 반도체 칩(140)을 일시적으로 지지할 수 있으면 되므로, 그러한 기능을 수행할 수 있는 소재이면 제한 없이 사용할 수 있다. 예를 들어, 지지 필름(E)으로 폴리 이미드 필름, 폴리에틸렌 테레프탈레이드 필름 등에 접착제가 부착되어 있는 2중 구조가 사용될 수 있다.
본 실시예에 따르면 제조 공정에 지지 필름(E)을 사용하였지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따르면 지지 필름(E)을 사용하지 않을 수 있고, 그 경우 필름 형상의 보호층(160)을 지지 필름(E)으로 이용할 수도 있다.
다음으로, 도 6에 도시된 바와 같이, 칩 수용 관통부(121)에 절연부(130)의 소재를 채워 반도체 칩(140)을 둘러싸도록 하고, 추가로 절연부(130)의 소재를 더 투입하여 제2 베이스부(120)의 일면으로부터 소정의 높이(D)가 되도록 절연부(130)를 형성한다. 이 때 절연부(130)의 높이(D)는, 「반도체 칩(140)의 일면으로부터 반도체 칩(140)과 가장 가까운 랜드 패턴(111)의 일면까지의 거리 H1」를 좌우하므로, 미리 설계한 설계안대로 정밀하게 형성되어야 한다.
그 다음, 도 7에 도시된 바와 같이, 절연부(130)의 상면에 도전층(P)을 형성하고, 지지 필름(E)을 제거한다.
그 다음, 도 8에 도시된 바와 같이, 칩 패드(141)의 상면이 노출될 때까지 절연부(130)의 상부에서부터 아래쪽으로 레이저 가공하여 연결홀(131)을 형성한다. 연결홀(131)은 도전층(P)과 절연부(130)를 관통하도록 형성된다.
본 실시예에 따르면, 연결홀(131)의 형성은 레이저 드릴링의 방법으로 형성하지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면, 연결홀(131)의 형성을 위하여 다양한 건식 식각 방법, 에칭액을 이용한 습식 식각 방법 등이 적용될 수 있다.
그 다음 도 9에 도시된 바와 같이, 도금의 방법으로 연결홀(131)에 도전 연결부(150)를 형성한다. 여기서, 적용되는 도금의 방법은 전해 도금, 무전해 도금 등이 사용될 수 있다.
본 실시예에 따르면 도전 연결부(150)의 형성은 도금의 방법을 이용하나, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면, 연결홀(131) 내부에 도전 물질을 배치하여 도전 연결부(150)를 형성할 수 있으면 되고, 도금의 방법이 아닌 다른 방법(예를 들면, 스크린 프린팅 등) 등도 제한 없이 적용될 수 있다.
그 다음, 도 10에 도시된 바와 같이, 절연부(130)의 상면에 랜드 패턴(111)을 형성한다. 여기서, 랜드 패턴(111)은 도전층(P)을 패터닝하여 형성될 수 있는데, 패터닝 방법은 주지의 포토 리소그래피 방법 등이 적용될 수 있다.
그 다음, 도 11에 도시된 바와 같이, 절연부(130)의 상면에 절연 소재를 적층하여 제1 베이스부(110)를 형성한 후, 랜드 패턴(111)의 적어도 일부를 노출시키도록 제1 베이스부(110)의 일부를 레이저로 가공하여 연결 개구부(112)를 형성한다.
본 실시예에 따르면 제1 베이스부(110)는 절연부(130)의 상면에 절연 소재를 적층하여 형성하지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따른 제1 베이스부(110)는 절연부(130)에 라미네이트 필름을 적층하여 형성할 수 있다.
또한, 본 실시예에 따르면 연결 개구부(112)는 제1 베이스부(110)의 일부를 레이저로 가공하여 형성하지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따른 연결 개구부는 다양한 건식 식각 방법, 에칭액을 이용한 습식 식각 방법 등을 이용하여 형성될 수 있다.
그 다음, 도 12에 도시된 바와 같이, 연결 개구부(112)에 볼(B)이 배치되되, 볼(B)은 랜드 패턴(111)과 전기적으로 연결되도록 배치된다. 또한, 제2 베이스부(120)와 반도체 칩(140)의 하부 쪽으로 보호층(160)을 형성하여 반도체 칩(140)을 보호할 수 있도록 한다.
이상과 같이, 본 실시예에 따른 임베디드 패키지(100)는, 「반도체 칩(140)의 일면으로부터 반도체 칩(140)과 가장 가까운 랜드 패턴(111)의 일면까지의 거리」가 「반도체 칩(140)의 두께」의 적어도 2배이므로, 「반도체 칩(140)」과 「임베디드 패키지(100)가 실장된 기판(S)」과의 전기적 간섭이 크게 줄게 되므로, 임베디드 패키지(100)의 성능 저하를 방지할 수 있게 된다.
본 발명의 일 측면들은 첨부된 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
본 실시예에 따른 임베디드 패키지 및 그 제조 방법은, 임베디드 패키지를 제조하는 제조하는 산업에 적용될 수 있다.
100: 임베디드 패키지 110: 제1 베이스부
120: 제2 베이스부 130: 절연부
140: 반도체 칩 150: 도전 연결부
160: 보호층

Claims (3)

  1. 일면에 랜드 패턴이 형성되고, 상기 랜드 패턴의 적어도 일부를 노출시키는 연결 개구부가 형성된 제1 베이스부;
    상기 제1 베이스부와 떨어져 배치되며, 칩 수용 관통부가 형성된 제2 베이스부;
    상기 칩 수용 관통부에 배치되며, 표면에 칩 패드가 배치된 반도체 칩;
    상기 반도체 칩의 적어도 일부를 둘러싸고 상기 제1 베이스 부재와 상기 제2 베이스 부재 사이에 배치되며, 연결홀이 형성된 절연부; 및
    상기 연결홀에 배치되며, 상기 칩 패드와 상기 랜드 패턴을 전기적으로 연결하는 도전 연결부를 포함하며,
    상기 반도체 칩의 일면으로부터 상기 반도체 칩과 가장 가까운 랜드 패턴의 일면까지의 거리는, 50㎛~100㎛인 임베디드 패키지.
  2. 제1항에 있어서,
    상기 절연부는 상기 칩 수용 관통부에서 상기 반도체 칩을 둘러싸도록 배치되는 임베디드 패키지.
  3. 제1항에 있어서,
    상기 제2 베이스부의 일면과 상기 반도체 칩의 일면에는 보호층이 더 배치되는 임베디드 패키지.
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