JP2019186337A - 多層配線構造体及びその製造方法 - Google Patents

多層配線構造体及びその製造方法 Download PDF

Info

Publication number
JP2019186337A
JP2019186337A JP2018073953A JP2018073953A JP2019186337A JP 2019186337 A JP2019186337 A JP 2019186337A JP 2018073953 A JP2018073953 A JP 2018073953A JP 2018073953 A JP2018073953 A JP 2018073953A JP 2019186337 A JP2019186337 A JP 2019186337A
Authority
JP
Japan
Prior art keywords
layer
main conductor
seed layer
opening
wiring structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018073953A
Other languages
English (en)
Other versions
JP6747467B2 (ja
Inventor
桑島　一
Hajime Kuwajima
一 桑島
朋永 西川
Tomonaga Nishikawa
朋永 西川
大塚　隆史
Takashi Otsuka
隆史 大塚
大橋武
Takeshi Ohashi
武 大橋
祐一郎 奥山
Yuichiro Okuyama
祐一郎 奥山
学 山谷
Manabu Yamatani
学 山谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2018073953A priority Critical patent/JP6747467B2/ja
Priority to US16/374,556 priority patent/US10426032B1/en
Priority to CN201910271674.8A priority patent/CN110349927B/zh
Publication of JP2019186337A publication Critical patent/JP2019186337A/ja
Application granted granted Critical
Publication of JP6747467B2 publication Critical patent/JP6747467B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Abstract

【課題】シード層の破壊に起因するビアの導通不良を防止する。【解決手段】配線層Ｌ１に設けられ、主導体層１３を含む導体パターンＰ１ａと、配線層Ｌ１を覆い、導体パターンＰ１ａの一部を露出させる開口部６１ａを有する層間絶縁膜６１と、配線層Ｌ２に設けられ、開口部６１ａを介して導体パターンＰ１ａに接続された導体パターンＰ２ａとを備える。導体パターンＰ２ａは、層間絶縁膜６１と接するシード層２１，２２と、シード層２１，２２上に設けられ、主導体層１３と同じ金属材料からなる主導体層２３とを含む。シード層２１，２２は、開口部６１ａの底部において部分的に除去されており、これにより、開口部６１ａの底部において主導体層１３と主導体層２３がシード層２１，２２を介することなく接している。このように、主導体層１３と主導体層２３が直接接触する部分を有していることから、ビアが導通不良となることがない。【選択図】図１

Description

本発明は多層配線構造体及びその製造方法に関し、特に、電子部品や回路基板などに含まれる多層配線構造体及びその製造方法に関する。
電子部品や回路基板は、層間絶縁膜を介して複数の配線層が積層されてなる多層配線構造体を含んでいることがある。多層配線構造体においては、導体パターンと層間絶縁膜の密着性を高めるため、クロム（Ｃｒ）などからなる密着層が用いられることがある。例えば、特許文献１に記載された回路基板は、銅配線の上面にクロム（Ｃｒ）などからなる密着層を設けることにより、銅配線を覆う層間絶縁膜との密着性を確保している。
そして、特許文献１においては、層間絶縁膜にビアホールを形成することによって銅配線を露出させ、その後、無電解めっきによってめっき膜を形成している。しかしながら、無電解めっきは、電解めっきと比べて成膜レートが低いばかりでなく、プロセスコストが高いという問題がある。このため、無電解めっきに代えて電解めっきを行うことが望ましいが、この場合には、給電するための薄いシード層が必要となる。
特開２００１−１２７１５５号公報
しかしながら、ビアホール内にシード層を形成すると、下層の配線層と上層の配線層との間にシード層が残存する。シード層は、クロム（Ｃｒ）などの金属材料からなり、主導体層の材料として用いられる銅（Ｃｕ）とは熱膨張係数が異なることから、熱衝撃試験や吸湿リフロー試験や耐湿動作試験などの過酷な試験を行うと、シード層と主導体層の界面に生じる応力によってシード層が破壊され、これによりビアが導通不良となることがあった。また、導体パターンと層間絶縁膜は熱膨張係数や吸湿性が相違することから、主導体層や層間絶縁膜を厚く設定した場合、上記のような過酷な試験を行うと、シード層と主導体層の界面に生じる応力によってシード層が破壊され、これによりビアが導通不良となることがあった。
したがって、本発明は、シード層の破壊に起因するビアの導通不良を防止することが可能な多層配線構造体及びその製造方法を提供することを目的とする。
本発明による多層配線構造体は、第１及び第２の配線層を含む複数の配線層が積層されてなる多層配線構造体であって、第１の配線層に設けられ、第１の主導体層を含む第１の導体パターンと、第１の配線層を覆い、第１の導体パターンの一部を露出させる開口部を有する層間絶縁膜と、第２の配線層に設けられ、開口部を介して第１の導体パターンに接続された第２の導体パターンとを備え、第２の導体パターンは、層間絶縁膜と接するシード層と、シード層上に設けられ、第１の主導体層と同じ金属材料からなる第２の主導体層とを含み、シード層は、開口部の底部の少なくとも一部において除去されており、これにより、開口部の底部の少なくとも一部において第１の主導体層と第２の主導体層がシード層を介することなく接していることを特徴とする。
本発明によれば、開口部の底部の少なくとも一部においてシード層が除去されていることから、開口部の底部の少なくとも一部において第１の主導体層と第２の主導体層が直接接触する。このため、仮にシード層の破壊が生じたとしても、第１の主導体層と第２の主導体層が直接接触する部分を有していることから、導通不良となることがない。
本発明において、開口部の内壁面及び底部の外周縁部はシード層で覆われており、外周縁部に囲まれた中央部において、第１の主導体層と第２の主導体層がシード層を介することなく接していても構わない。これによれば、シード層を介して第１の主導体層に給電することができるため、第１の主導体層に別途給電を行うことなく、電解めっきによって開口部内に第２の主導体層を形成することが可能となる。しかも、開口部の外周縁部がシード層で覆われることから、開口部の外周縁部を構成する層間絶縁膜のエッジの剥離を防止することも可能となる。
本発明において、第１及び第２の主導体層は、銅（Ｃｕ）からなるものであっても構わない。これによれば、第１及び第２の配線層の抵抗値を低くすることが可能となる。
本発明において、シード層は、クロム（Ｃｒ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）又はこれらのいずれかを含む合金若しくは積層体からなるものであっても構わない。これによれば、シード層が密着層としても機能することから、銅（Ｃｕ）からなる主導体層と層間絶縁膜の密着性を高めることが可能となる。
第１の主導体層と第２の主導体層が接している部分においては、第１及び第２の主導体層を構成する銅（Ｃｕ）の結晶が開口部の底部を規定する界面を横切って存在していても構わない。これによれば、第１の主導体層と第２の主導体層の界面が消失し、両者が一体化することから、より高い密着性を得ることが可能となる。
本発明による多層配線構造体の製造方法は、第１及び第２の配線層を含む複数の配線層が積層されてなる多層配線構造体の製造方法であって、第１の配線層に第１の主導体層を含む第１の導体パターンを形成する第１の工程と、第１の配線層を覆う層間絶縁膜を形成する第２の工程と、層間絶縁膜に第１の主導体層の一部を露出させる開口部を形成する第３の工程と、層間絶縁膜上及び開口部内にシード層を形成する第４の工程と、開口部の底部に形成されたシード層の少なくとも一部を除去することによって、第１の主導体層を露出させる第５の工程と、シード層上及び第１の主導体層の露出した部分上に、第１の主導体層と同じ金属材料からなる第２の主導体層を形成する第６の工程とを備えることを特徴とする。
本発明によれば、開口部の底部に形成されたシード層の少なくとも一部を除去していることから、開口部の底部の少なくとも一部において第１の主導体層と第２の主導体層を直接接触させることができる。このため、仮にシード層の破壊が生じたとしても、第１の主導体層と第２の主導体層が直接接触する部分を有していることから、導通不良となることがない。
第５の工程においては、第１の主導体層とシード層の接触部分が残るよう、開口部の底部に形成されたシード層を部分的に除去しても構わない。これによれば、第６の工程において、シード層を介した給電による電解めっきを行えば、第１の主導体層に別途給電を行うことなく、電解めっきによって開口部内に第２の主導体層を形成することが可能となる。
本発明において、シード層は、クロム（Ｃｒ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）又はこれらのいずれかを含む合金若しくは積層体からなる下層シード層と、銅（Ｃｕ）からなる上層シード層を含むものであっても構わない。これによれば、シード層の抵抗値を大幅に低抵抗化することが可能となる。
このように、本発明の多層配線構造体及びその製造方法によれば、シード層の破壊に起因するビアの導通不良を防止することが可能となる。
図１は、本発明の第１の実施形態による多層配線構造体１の構造を説明するための略断面図である。 図２は、多層配線構造体１の製造方法を説明するための工程図である。 図３は、多層配線構造体１の製造方法を説明するための工程図である。 図４は、多層配線構造体１の製造方法を説明するための工程図である。 図５は、多層配線構造体１の製造方法を説明するための工程図である。 図６は、多層配線構造体１の製造方法を説明するための工程図である。 図７は、多層配線構造体１の製造方法を説明するための工程図である。 図８は、多層配線構造体１の製造方法を説明するための工程図である。 図９は、多層配線構造体１の製造方法を説明するための工程図である。 図１０は、多層配線構造体１の製造方法を説明するための工程図である。 図１１は、多層配線構造体１の製造方法を説明するための工程図である。 図１２は、多層配線構造体１の製造方法を説明するための工程図である。 図１３は、多層配線構造体１の製造方法を説明するための工程図である。 図１４は、多層配線構造体１の製造方法を説明するための工程図である。 図１５は、多層配線構造体１の製造方法を説明するための工程図である。 図１６は、多層配線構造体１の製造方法を説明するための工程図である。 図１７は、フォトレジストＲ２のパターン形状を説明するための略平面図である。 図１８は、下層シード層２１及び上層シード層２２のパターン形状を説明するための略平面図である。 図１９は、開口部６１ａを拡大して示す略平面図である。 図２０は、本発明の第２の実施形態による多層配線構造体２の構造を説明するための略断面図である。 図２１は、本発明の第３の実施形態による多層配線構造体３の構造を説明するための略断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態による多層配線構造体１の構造を説明するための略断面図である。
本実施形態による多層配線構造体１は、キャパシタＣやインダクタＬなどの素子が集積されたチップ型電子部品、例えば、フィルタ、バラン、ダイプレクサ、共振器、方向性結合器などの一部分である。但し、本発明による多層配線構造体の適用対象がこれに限定されるものではなく、種々の電子部品、モジュール部品、回路基板などに適用することが可能である。
図１に示すように、本実施形態による多層配線構造体１は、基板６と、基板６上に形成された絶縁膜８と、絶縁膜８上に積層された第１〜第５の配線層Ｌ１〜Ｌ５とを備えている。基板６の材料については特に限定されず、フェライト、ガラス、セラミックスなどの無機材料の他、樹脂材料を用いることができる。また、絶縁膜８は、ＳｉＯ２、Ａｌ２Ｏ３などの絶縁材料からなる平坦化用の膜である。絶縁膜８についても、無機材料の他、樹脂材料を用いることが可能である。基板６の材料によって絶縁性が得られる場合や表面の平坦性が十分に得られる場合は、絶縁膜８は形成しなくても構わない。
配線層Ｌ１は、下層シード層１１、上層シード層１２及び主導体層１３からなる導体パターンＰ１ａ，Ｐ１ｂを有している。下層シード層１１は、クロム（Ｃｒ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）又はこれらのいずれかを含む合金若しくは積層体からなり、密着層として機能する。特に限定されるものではないが、下層シード層１１の厚みは０．０１μｍ程度である。上層シード層１２は銅（Ｃｕ）からなり、後述する電解めっき工程における給電ラインの抵抗値を低減する役割を果たす。特に限定されるものではないが、上層シード層１２の厚みは０．２μｍ〜０．４μｍ程度である。主導体層１３は銅（Ｃｕ）からなり、特に限定されるものではないが、その厚みは５μｍ〜７０μｍ程度である。
図１に示すように、導体パターンＰ１ｂはＳｉ３Ｎ４などの絶縁材料からなる容量絶縁膜Ｄで完全に覆われているのに対し、導体パターンＰ１ａの上部は、容量絶縁膜Ｄに設けられた開口部から露出している。導体パターンＰ１ｂはキャパシタＣの下部容量電極として機能し、導体パターンＰ１ｂを覆う容量絶縁膜Ｄの表面には、上部容量電極として機能する導体パターンＰ１ｃが形成されている。導体パターンＰ１ｃは、下層シード層１４、上層シード層１５及び主導体層１６によって構成される。
配線層Ｌ１は層間絶縁膜６１によって覆われ、層間絶縁膜６１上に配線層Ｌ２が形成される。層間絶縁膜６１の材料については特に限定されず、ポリイミド、ベンゾシクロブテン、ＢＴレジン、エポキシ、アクリルなどの樹脂材料であっても構わないし、Ａｌ２Ｏ３、ＳｉＯ２、Ｓｉ３Ｎ４などの無機材料であっても構わない。より上層に位置する層間絶縁膜６２〜６４についても、層間絶縁膜６１と同じ材料を用いることができる。配線層Ｌ２は、下層シード層２１、上層シード層２２及び主導体層２３からなる導体パターンＰ２ａ，Ｐ２ｂを有している。下層シード層２１、上層シード層２２及び主導体層２３の材料及び厚みは、上述した下層シード層１１、上層シード層１２及び主導体層１３とそれぞれ同じである。配線層Ｌ３〜Ｌ５に含まれる下層シード層３１，４１，５１についても下層シード層１１と同じ材料及び厚みとすることができ、配線層Ｌ３〜Ｌ５に含まれる上層シード層３２，４２，５２についても上層シード層１２と同じ材料及び厚みとすることができ、配線層Ｌ３〜Ｌ５に含まれる主導体層３３，４３，５３についても主導体層１３と同じ材料及び厚みとすることができる。但し、各層の厚みは同じでなくても良く、適宜異なっていても構わない。層間絶縁膜６１には、導体パターンＰ１ａ，Ｐ１ｂをそれぞれ露出させる開口部６１ａ，６１ｂが設けられており、導体パターンＰ２ａ，Ｐ２ｂは、開口部６１ａ，６１ｂを介して導体パターンＰ１ａ，Ｐ１ｃにそれぞれ接続されている。
ここで、開口部６１ａ，６１ｂの底部の略中央部においては、下層シード層２１及び上層シード層２２が除去されており、これにより、開口部６１ａ，６１ｂの底部の略中央部において主導体層１３，１６と主導体層２３がシード層を介することなく接している。これに対し、その他の部分には下層シード層２１及び上層シード層２２が残存している。つまり、層間絶縁膜６１の上面、開口部６１ａ，６１ｂの内壁面、並びに、開口部６１ａ，６１ｂの底部の外周縁部は、下層シード層２１及び上層シード層２２で覆われている。
配線層Ｌ２は層間絶縁膜６２によって覆われ、層間絶縁膜６２上に配線層Ｌ３が形成される。配線層Ｌ３は、下層シード層３１、上層シード層３２及び主導体層３３からなる導体パターンＰ３ａ，Ｐ３ｂを有している。層間絶縁膜６２には、導体パターンＰ２ａを露出させる開口部６２ａが設けられており、導体パターンＰ３ａは、開口部６２ａを介して導体パターンＰ２ａに接続されている。
そして、開口部６２ａの底部の略中央部においては、下層シード層３１及び上層シード層３２が除去されており、これにより、開口部６２ａの底部の略中央部において主導体層２３と主導体層３３がシード層を介することなく接している。これに対し、その他の部分には下層シード層３１及び上層シード層３２が残存している。つまり、層間絶縁膜６２の上面、開口部６２ａの内壁面、並びに、開口部６２ａの底部の外周縁部は、下層シード層３１及び上層シード層３２で覆われている。
配線層Ｌ３は層間絶縁膜６３によって覆われ、層間絶縁膜６３上に配線層Ｌ４が形成される。配線層Ｌ４は、下層シード層４１、上層シード層４２及び主導体層４３からなる導体パターンＰ４ａ，Ｐ４ｂを有している。層間絶縁膜６３には、導体パターンＰ３ａを露出させる開口部６３ａが設けられており、導体パターンＰ４ａは、開口部６３ａを介して導体パターンＰ３ａに接続されている。
そして、開口部６３ａの底部の略中央部においては、下層シード層４１及び上層シード層４２が除去されており、これにより、開口部６３ａの底部の略中央部において主導体層３３と主導体層４３がシード層を介することなく接している。これに対し、その他の部分には下層シード層４１及び上層シード層４２が残存している。つまり、層間絶縁膜６３の上面、開口部６３ａの内壁面、並びに、開口部６３ａの底部の外周縁部は、下層シード層４１及び上層シード層４２で覆われている。
ここで、導体パターンＰ２ａ，Ｐ２ｂ，Ｐ３ｂ，Ｐ４ｂは、インダクタＬ又は伝送線路の一部を構成する要素である。
配線層Ｌ４は層間絶縁膜６４によって覆われ、層間絶縁膜６４上に配線層Ｌ５が形成される。配線層Ｌ５は、下層シード層５１、上層シード層５２及び主導体層５３からなる導体パターンＰ５ａを有している。層間絶縁膜６４には、導体パターンＰ４ａを露出させる開口部６４ａが設けられており、導体パターンＰ５ａは、開口部６４ａを介して導体パターンＰ４ａに接続されている。
そして、開口部６４ａの底部の略中央部においては、下層シード層５１及び上層シード層５２が除去されており、これにより、開口部６４ａの底部の略中央部において主導体層４３と主導体層５３がシード層を介することなく接している。これに対し、その他の部分には下層シード層５１及び上層シード層５２が残存している。つまり、層間絶縁膜６４の上面、開口部６４ａの内壁面、並びに、開口部６４ａの底部の外周縁部は、下層シード層５１及び上層シード層５２で覆われている。
ここで、導体パターンＰ５ａは、外部端子（例えばボンディングパッド）として用いられる。導体パターンＰ５ａを外部端子として用いる場合、はんだ実装が行えるよう、導体パターンＰ５ａの表面にＮｉ／ＡｕやＮｉ／ＳｎやＮｉ／Ａｇなど電極を形成してＬＧＡパッドを構成したり、はんだボールを形成してＢＧＡパッドを構成したりすることができる。この他、導体パターンＰ５ａの表面にＮｉ／ＡｕやＮｉ／Ｐｄ／Ａｕなど電極を形成することにより、導体パターンＰ５ａをワイヤーボンディングパッドまたはバンプボンディングパッドとして用いることも可能である。
このように、本実施形態による多層配線構造体１は、開口部６１ａ〜６４ａ，６１ｂの底部の略中央部においてシード層が除去されていることから、この部分において、下層に位置する主導体層（例えば主導体層１３）と上層に位置する主導体層（例えば主導体層２３）が直接接触する。つまり、この部分においてはシード層が介在しないことから、熱衝撃試験や吸湿リフロー試験や耐湿動作試験などの過酷な試験を行っても、シード層の破壊による導通不良が発生することがない。
しかも、開口部６１ａ〜６４ａ，６１ｂの内壁面及び底部の外周縁部はシード層で覆われており、外周縁部に囲まれた中央部においてのみシード層が除去されていることから、開口部６１ａ〜６４ａ，６１ｂの外周縁部を構成する層間絶縁膜６１〜６４のエッジが密着性の高い下層シード層１１，２１，３１，４１，５１で覆われる。これにより、層間絶縁膜６１〜６４のエッジの剥離が防止される。
次に、本実施形態による多層配線構造体１の製造方法について説明する。
図２〜図１６は、本実施形態による多層配線構造体１の製造方法を説明するための工程図である。
まず、図２に示すように、セラミックスなどからなる基板６を用意し、その表面にＡｌ２Ｏ３などの絶縁材料からなる平坦化用の絶縁膜８をスパッタリング法などによって形成する。そして、絶縁膜８の表面に、クロム（Ｃｒ）などからなる下層シード層１１及び銅（Ｃｕ）などからなる上層シード層１２をスパッタリング法などによって形成する。
次に、図３に示すように、上層シード層１２の全面にフォトレジストＲ１を形成した後、フォトリソグラフィー法を用いて露光及び現像することにより、フォトレジストＲ１をパターニングする。この状態で電解めっきを行うことにより、図４に示すように、フォトレジストＲ１で覆われていない部分に主導体層１３を形成する。電解めっきを行う際には、下層シード層１１及び上層シード層１２を介して給電を行う。この時、下層シード層１１はクロム（Ｃｒ）など比較的抵抗値の高い材料からなり、その膜厚も非常に薄いものの、上層シード層１２が抵抗値の低い銅（Ｃｕ）からなり、その膜厚も下層シード層１１よりも十分に厚いことから、給電時における電気抵抗を低減することができる。
次に、図５に示すようにフォトレジストＲ１を剥離し、さらに、図６に示すように、主導体層１３で覆われていない部分の下層シード層１１及び上層シード層１２を除去する。これにより、複数の導体パターンＰ１ａ，Ｐ１ｂが電気的に分離される。下層シード層１１及び上層シード層１２の除去は、ウェットエッチング又はドライエッチングによって行うことができる。
次に、図７に示すように、全面にＳｉ３Ｎ４などからなる容量絶縁膜ＤをＣＶＤ法やスパッタリング法によって形成する。さらに、図８に示すように、容量絶縁膜Ｄの表面に下層シード層１４、上層シード層１５及び主導体層１６をこの順に積層し、これらをパターニングすることにより、容量絶縁膜Ｄを介して導体パターンＰ１ｂ上に導体パターンＰ１ｃを形成する。さらに、図９に示すように、容量絶縁膜Ｄをパターニングすることによって、導体パターンＰ１ａの上面を露出させる。そして、図１０に示すように、全面に層間絶縁膜６１を形成した後、これをパターニングすることによって、導体パターンＰ１ａ，Ｐ１ｃの上面を露出させる開口部６１ａ，６１ｂを形成する。層間絶縁膜６１の形成は、紫外線硬化性の樹脂を全面に塗布した後、フォトリソグラフィー法を用いて露光及び現像し、さらにキュアすることによって行う。
次に、図１１に示すように、開口部６１ａ，６１ｂの内部を含む全面に、クロム（Ｃｒ）などからなる下層シード層２１及び銅（Ｃｕ）などからなる上層シード層２２をスパッタリング法などによって順次形成する。これにより、開口部６１ａ，６１ｂの内壁面及び底面（主導体層１３の上面）は、下層シード層２１と接することになる。
次に、図１２に示すように、上層シード層２２の全面にフォトレジストＲ２を形成した後、フォトリソグラフィー法を用いて露光及び現像することにより、フォトレジストＲ２をパターニングする。フォトレジストＲ２の平面的なパターン形状は、図１７に示すとおり、開口部６１ａ，６１ｂの内壁面を覆い、開口部６１ａ，６１ｂの底面における中央部６１ｃを露出させる形状とする。つまり、フォトレジストＲ２の開口部Ｒ２ａ，Ｒ２ｂは、層間絶縁膜６１の開口部６１ａ，６１ｂよりもやや径を小さい。
この状態で、フォトレジストＲ２をマスクとして上層シード層２２及び下層シード層２１を順次エッチングする。これにより、図１３に示すように、フォトレジストＲ２で覆われていない部分の上層シード層２２及び下層シード層２１が除去され、配線層Ｌ１の主導体層１３が露出する。上層シード層２２及び下層シード層２１の除去方法については特に限定されず、ドライエッチング、ウェットエッチングなどを用いることができる。また、フォトレジストＲ２をマスクとして上層シード層２２をパターニングした後、フォトレジストＲ２を除去し、パターニングされた上層シード層２２をマスクとして下層シード層２１をパターニングしても構わない。
その後、フォトレジストＲ２を除去すると、平面図である図１８に示すように、開口部６１ａ，６１ｂの内壁面及び底部の外周縁部は下層シード層２１及び上層シード層２２によって覆われる一方、外周縁部に囲まれた中央部６１ｃについては、下層シード層２１及び上層シード層２２で覆われることなく、主導体層１３が露出した状態となる。
次に、図１４に示すように、全面にフォトレジストＲ３を形成した後、フォトリソグラフィー法を用いて露光及び現像することにより、フォトレジストＲ３をパターニングする。この状態で電解めっきを行うことにより、図１５に示すように、フォトレジストＲ３で覆われていない部分に主導体層２３を形成する。電解めっきを行う際には、下層シード層２１及び上層シード層２２を介して給電を行う。上述の通り、開口部６１ａ，６１ｂの底部の外周縁部には下層シード層２１及び上層シード層２２が残存しており、この部分において下層シード層２１及び上層シード層２２と主導体層１３が接触していることから、下層シード層２１及び上層シード層２２を介して給電を行うと、主導体層１３にも給電される。これにより、下層シード層２１及び上層シード層２２で覆われていない開口部６１ａ，６１ｂの底部の中央部においても、正しくめっき膜を成長させることが可能となる。
主導体層１３の表面に直接めっき形成される主導体層２３は、めっき成長に伴って主導体層１３と一体化し、両者の境界は消失する。つまり、主導体層１３を構成する銅（Ｃｕ）の結晶が連続的に成長し、図１９に示すように、主導体層１３と主導体層２３が接している部分においては、主導体層１３，２３を構成する銅（Ｃｕ）の結晶７１が開口部６１ａの底部を規定する界面７２を横切って存在することになる。
次に、図１６に示すようにフォトレジストＲ３を剥離し、さらに、主導体層２３で覆われていない部分の下層シード層２１及び上層シード層２２をウェットエッチング又はドライエッチングによって除去する。これにより、複数の導体パターンＰ２ａ，Ｐ２ｂが電気的に分離される。
その後は、図１０〜図１６に示す工程を繰り返すことにより、図１に示した多層配線構造体１を得ることができる。
このように、本実施形態による多層配線構造体１の製造方法においては、開口部の底部に形成された上層シード層及び下層シード層を部分的に除去していることから、開口部の底部の中央部において、下層の配線層の主導体層（例えば主導体層１３）と上層の配線層の主導体層（例えば主導体層２３）を直接接触させることができる。
しかも、開口部の底部の外周縁部には下層シード層及び上層シード層が残存していることから、電解めっき工程においては、この部分を介して下層の配線層の主導体層に給電を行うことが可能となる。また、開口部の底部の外周縁部が下層シード層で覆われていることから、図１９の符号Ｅで示すように、主導体層１３と接する層間絶縁膜６１のエッジ部分が下層シード層２１で覆われる。これにより、層間絶縁膜６１のエッジ部分の剥離を防止することが可能となる。
＜第２の実施形態＞
図２０は、本発明の第２の実施形態による多層配線構造体２の構造を説明するための略断面図である。
本実施形態による多層配線構造体２は、下層シード層２１，３１，４１，５１及び上層シード層２２，３２，４２，５２の除去範囲が開口部の底部全体に拡大されている点において、第１の実施形態による多層配線構造体１と相違している。その他の構成は、第１の実施形態による多層配線構造体１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態においては、下層の配線層の主導体層（例えば主導体層１３）と上層の配線層の主導体層（例えば主導体層２３）が直接接触する面積がより拡大することから、ビア抵抗をより低減することが可能となる。
＜第３の実施形態＞
図２１は、本発明の第３の実施形態による多層配線構造体３の構造を説明するための略断面図である。
本実施形態による多層配線構造体３は、下層シード層２１，３１，４１，５１及び上層シード層２２，３２，４２，５２の除去範囲が開口部の内壁面および開口部の周囲に位置する層間絶縁膜の上面にまで拡大されている点において、第２の実施形態による多層配線構造体２と相違している。その他の構成は、第２の実施形態による多層配線構造体２と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態においては、開口部内に成膜された下層シード層２１，３１，４１，５１及び上層シード層２２，３２，４２，５２を全て除去していることから、これらをパターニングするためのフォトレジスト（例えばフォトレジストＲ２）のパターニングが容易となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態においては、シード層が下層シード層と上層シード層の積層膜によって構成されているが、下層シード層のみからなる単層構造であっても構わない。また、各配線層における主導体層の厚みは、全ての配線層において同じであっても構わないし、少なくとも一部の配線層において異なっていても構わない。つまり、主導体層の厚みは、設計デザインによって所望の値とすればよい。
１〜３ 多層配線構造体
６ 基板
８ 絶縁膜
１１，１４，２１，３１，４１，５１ 下層シード層
１２，１５，２２，３２，４２，５２ 上層シード層
１３，１６，２３，３３，４３，５３ 主導体層
６１〜６４ 層間絶縁膜
６１ａ〜６４ａ，６１ｂ 開口部
６１ｃ 中央部
７１ 結晶
７２ 界面
Ｃ キャパシタ
Ｄ 容量絶縁膜
Ｌ インダクタ
Ｌ１〜Ｌ５ 配線層
Ｐ１ａ〜Ｐ１ｃ，Ｐ２ａ，Ｐ２ｂ，Ｐ３ａ，Ｐ３ｂ，Ｐ４ａ，Ｐ４ｂ，Ｐ５ａ 導体パターン
Ｒ１〜Ｒ３ フォトレジスト
Ｒ２ａ，Ｒ２ｂ 開口部

Claims (9)

  1. 第１及び第２の配線層を含む複数の配線層が積層されてなる多層配線構造体であって、
    前記第１の配線層に設けられ、第１の主導体層を含む第１の導体パターンと、
    前記第１の配線層を覆い、前記第１の導体パターンの一部を露出させる開口部を有する層間絶縁膜と、
    前記第２の配線層に設けられ、前記開口部を介して前記第１の導体パターンに接続された第２の導体パターンと、を備え、
    前記第２の導体パターンは、前記層間絶縁膜と接するシード層と、前記シード層上に設けられ、前記第１の主導体層と同じ金属材料からなる第２の主導体層とを含み、
    前記シード層は、前記開口部の底部の少なくとも一部において除去されており、これにより、前記開口部の底部の少なくとも一部において前記第１の主導体層と前記第２の主導体層が前記シード層を介することなく接していることを特徴とする多層配線構造体。
  2. 前記開口部の内壁面及び底部の外周縁部は前記シード層で覆われており、前記外周縁部に囲まれた中央部において、前記第１の主導体層と前記第２の主導体層が前記シード層を介することなく接していることを特徴とする請求項１に記載の多層配線構造体。
  3. 前記第１及び第２の主導体層は、銅（Ｃｕ）からなることを特徴とする請求項１又は２に記載の多層配線構造体。
  4. 前記シード層は、クロム（Ｃｒ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）又はこれらのいずれかを含む合金若しくは積層体からなることを特徴とする請求項３に記載の多層配線構造体。
  5. 前記第１の主導体層と前記第２の主導体層が接している部分においては、前記第１及び第２の主導体層を構成する銅（Ｃｕ）の結晶が前記開口部の底部を規定する界面を横切って存在していることを特徴とする請求項３又は４に記載の多層配線構造体。
  6. 第１及び第２の配線層を含む複数の配線層が積層されてなる多層配線構造体の製造方法であって、
    前記第１の配線層に第１の主導体層を含む第１の導体パターンを形成する第１の工程と、
    前記第１の配線層を覆う層間絶縁膜を形成する第２の工程と、
    前記層間絶縁膜に前記第１の主導体層の一部を露出させる開口部を形成する第３の工程と、
    前記層間絶縁膜上及び前記開口部内にシード層を形成する第４の工程と、
    前記開口部の底部に形成されたシード層の少なくとも一部を除去することによって、前記第１の主導体層を露出させる第５の工程と、
    前記シード層上及び前記第１の主導体層の露出した部分上に、前記第１の主導体層と同じ金属材料からなる第２の主導体層を形成する第６の工程と、を備えることを特徴とする多層配線構造体の製造方法。
  7. 前記第５の工程においては、前記第１の主導体層と前記シード層の接触部分が残るよう、前記開口部の底部に形成されたシード層を部分的に除去することを特徴とする請求項６に記載の多層配線構造体の製造方法。
  8. 前記第６の工程においては、前記シード層を介した給電による電解めっきによって前記第２の主導体層を形成することを特徴とする請求項７に記載の多層配線構造体の製造方法。
  9. 前記シード層は、クロム（Ｃｒ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）又はこれらのいずれかを含む合金若しくは積層体からなる下層シード層と、銅（Ｃｕ）からなる上層シード層を含むことを特徴とする請求項８に記載の多層配線構造体の製造方法。
JP2018073953A 2018-04-06 2018-04-06 多層配線構造体及びその製造方法 Active JP6747467B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018073953A JP6747467B2 (ja) 2018-04-06 2018-04-06 多層配線構造体及びその製造方法
US16/374,556 US10426032B1 (en) 2018-04-06 2019-04-03 Multilayer wiring structure and its manufacturing method
CN201910271674.8A CN110349927B (zh) 2018-04-06 2019-04-04 多层配线结构体及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018073953A JP6747467B2 (ja) 2018-04-06 2018-04-06 多層配線構造体及びその製造方法

Publications (2)

Publication Number Publication Date
JP2019186337A true JP2019186337A (ja) 2019-10-24
JP6747467B2 JP6747467B2 (ja) 2020-08-26

Family

ID=67988524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018073953A Active JP6747467B2 (ja) 2018-04-06 2018-04-06 多層配線構造体及びその製造方法

Country Status (3)

Country Link
US (1) US10426032B1 (ja)
JP (1) JP6747467B2 (ja)
CN (1) CN110349927B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023032421A1 (ja) * 2021-08-31 2023-03-09 Tdk株式会社 Ｌｃ複合電子部品

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220223498A1 (en) 2021-01-08 2022-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Backside or frontside through substrate via (tsv) landing on metal
JP2023069390A (ja) * 2021-11-05 2023-05-18 イビデン株式会社 配線基板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127155A (ja) 1999-10-29 2001-05-11 Hitachi Ltd ビルドアップ基板、及びその製法
JP2005142330A (ja) * 2003-11-06 2005-06-02 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2005166757A (ja) * 2003-11-28 2005-06-23 Advanced Lcd Technologies Development Center Co Ltd 配線構造体、配線構造体の形成方法、薄膜トランジスタ、薄膜トランジスタの形成方法、及び表示装置
US8436252B2 (en) * 2009-06-30 2013-05-07 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
JP5436259B2 (ja) * 2010-02-16 2014-03-05 日本特殊陶業株式会社 多層配線基板の製造方法及び多層配線基板
JP2012059801A (ja) * 2010-09-07 2012-03-22 Teramikros Inc 半導体装置及び半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023032421A1 (ja) * 2021-08-31 2023-03-09 Tdk株式会社 Ｌｃ複合電子部品

Also Published As

Publication number Publication date
CN110349927B (zh) 2022-11-11
US10426032B1 (en) 2019-09-24
US20190313528A1 (en) 2019-10-10
JP6747467B2 (ja) 2020-08-26
CN110349927A (zh) 2019-10-18

Similar Documents

Publication Publication Date Title
JP3098509B2 (ja) 電子コンポーネント構造体およびその製造方法
JP3635219B2 (ja) 半導体装置用多層基板及びその製造方法
US20080041621A1 (en) Circuit board structure and method for fabricating the same
KR101654820B1 (ko) 감소된 도전체 공간을 가진 마이크로전자 상호접속 소자, 및 그것을 형성하는 방법
US20050251997A1 (en) Method for forming printed circuit board
JP2010267948A (ja) コアレス・パッケージ基板およびその製造方法
US20080122079A1 (en) Package substrate and manufacturing method thereof
CN110349927B (zh) 多层配线结构体及其制造方法
JP2008085089A (ja) 樹脂配線基板および半導体装置
JP2006287034A (ja) 電解めっきを利用した配線基板の製造方法
US11516911B2 (en) Glass circuit board and stress relief layer
JP2008159973A (ja) 電子部品モジュールおよびこれを内蔵した部品内蔵回路基板
JP4687205B2 (ja) 電子部品
TWI700021B (zh) 同時具有貫孔及盲孔的多層電路板的製法
JP2006041122A (ja) 電子部品内蔵要素、電子装置及びそれらの製造方法
KR100704911B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP2007027255A (ja) 半導体実装基板及びその製造方法
JP3797245B2 (ja) コンデンサ素子を有するプリント基板の製造方法及びプリント基板
KR101553474B1 (ko) 임베디드 타입 인쇄회로기판 제조 방법 및 이를 갖는 적층 패키지
US20230225050A1 (en) Circuit board structure and manufacturing method thereof
KR100907721B1 (ko) 회로 기판 및 이의 제조 방법
TWI690249B (zh) 微細層間線路結構及其製法
JP2005244140A (ja) 配線基板の製造方法
TWI706706B (zh) 電路板結構及其製造方法
TW200926377A (en) Aluminum oxide-based substrate and method for manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200213

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20200410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200603

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200720

R150 Certificate of patent or registration of utility model

Ref document number: 6747467

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150