JP2007027255A - 半導体実装基板及びその製造方法 - Google Patents

Abstract

【課題】半導体装置と電子部品との間の配線長が短く、半導体装置の交換が可能であり、比較的容易に形成することができて信頼性が高い半導体実装基板及びその製造方法を提供する。
【解決手段】実装基板４０は、支持基板２１と、多層配線層３５とにより構成されている。支持基板２０の多層配線層３５側の面には凹部が設けられており、凹部内にはキャパシタ２５が配置されている。また、支持基板２０には、一方の面側の電極と他方の面側の電極とを電気的に接続するスルーホール２１が設けられている。多層配線層３５は、例えばビルドアップ基板からコア基板を分離して形成されている。この多層配線層３５には、半導体チップ４１の電極とキャパシタ２５の電極及び支持基板２０に設けられた電極との間を電気的に接続する配線及びビアコンタクトが形成されている。
【選択図】図２

Description

本発明は、半導体装置を実装する半導体実装基板及びその製造方法に関し、特に半導体装置と接続される電子部品を内蔵した半導体実装基板及びその製造方法に関する。

近年、ＬＳＩ（Large Scale Integration ：大規模集積回路）のより一層の高密度化及び高性能化が促進されており、それに伴ってＬＳＩを実装する基板（ＬＳＩ実装基板）にも配線の微細化及び高密度化が要求されている。

現在、実用化されているＬＳＩ実装基板の一つに、ビルドアップ基板がある。ビルドアップ基板では、コア基板（例えば、ガラスエポキシ配線基板）の上にエポキシ樹脂等からなる絶縁層を形成し、この絶縁層にビアホール（孔）を形成した後、めっき法及びフォトリソグラフィ法を用いてビアコンタクト及び配線を形成する。そして、樹脂からなる絶縁層を形成する工程と、めっき法及びフォトリソグラフィ法を用いてビアコンタクト及び配線を形成する工程とを繰り返すことにより、多層配線構造を形成する。以下、このようにしてコア基板の上に形成された多層配線構造を、ビルドアップ配線層と呼ぶ。

ところで、ノイズによるＬＳＩの誤動作を防止するために、通常はＬＳＩ実装基板上にキャパシタ（コンデンサ）を搭載し、このキャパシタによりノイズを除去している。この場合、ＬＳＩチップとキャパシタとの間の配線長が長いと、配線抵抗により信号ノイズを十分に除去できないことがある。このため、ＬＳＩチップとキャパシタとの間の配線長をできるだけ短くすることが必要である。例えば、ＬＳＩ実装基板のＬＳＩ搭載面と反対側の面にキャパシタを実装することにより、ＬＳＩチップとキャパシタとの間の配線長をビルドアップ基板の厚さ（すなわち、コア基板の厚さとビルドアップ配線層の厚さとの合計）程度とすることができる。

非特許文献１（S,Towle et al., “Bumpless Build-Up Layer Packaging ”, 11/11/2001 ftp://download.intel.com/research/silicon/BBULASME1101.pdf ）には、図１に示すように、コア基板１１に貫通穴１１ａを設け、その貫通穴１１ａ内にＬＳＩチップ１２を埋め込み、その上（図１では下側）に絶縁層と配線層とを交互に形成してビルドアップ配線層１３を形成し、このビルドアップ配線層１３のＬＳＩ実装面と反対側の面にキャパシタ１４及びピン１５を接合したＬＳＩ実装基板が記載されている。このＬＳＩ実装基板では、ＬＳＩチップ１２とキャパシタ１４との間にコア基板１１が介在しないため、ＬＳＩチップ１２とキャパシタ１４との間の配線長を極めて短くすることができる。

非特許文献２（T,Shimoto et al., “High-Perfomance Flip-Chip BGA based Multi-Layer Thin-Film Packaging Technology”,Proceedings of the 2002 IMAPS, pp.10-15）には、メタルプレートの上に絶縁層と配線層とを交互に積層してビルドアップ配線層を形成し、このビルドアップ配線層の上にＬＳＩチップとスティフナ（補強板）とを接合した後にメタルプレートを除去するＭＬＴＦ（Multi-Layer Thin Film ）パッケージング技術が開示されている。この場合も、ビルドアップ配線層のＬＳＩ実装面と反対側の面にキャパシタを接合することが可能であり、配線長を短縮することができる。

また、特許文献１（特開平５−２２６５１３号公報）、特許文献２（特開平６−３１８６６９号公報）、特許文献３（特開平７−３２６６９０号公報）及び特許文献４（特開２０００−１３３７４５号公報）には、メタルコアに凹部を設け、その凹部内にＬＳＩチップを搭載し、ボンディングワイヤ（金属細線）を介してＬＳＩチップと配線とを接続した半導体パッケージが記載されている。
S,Towle et al., "Bumpless Build-Up Layer Packaging ", 11/11/2001 ftp://download.intel.com/research/silicon/BBULASME1101.pdf T,Shimoto et al., "High-Perfomance Flip-Chip BGA based Multi-Layer Thin-Film Packaging Technology",Proceedings of the 2002 IMAPS, pp.10-15 特開平５−２２６５１３号公報 特開平６−３１８６６９号公報 特開平７−３２６６９０号公報 特開２０００−１３３７４５号公報 特開２００１−２１０９５５公報 特開２００４−２３５３２３号公報

しかしながら、非特許文献１に記載されたＬＳＩ実装基板では、ＬＳＩチップをコア基板の貫通穴内に埋め込むため、ＬＳＩチップの交換が不可能となる。このため、実装前のＬＳＩチップがＫＧＤ（Known Good Die）であることが必要である。基板に実装した後にＬＳＩチップが不良品であることが判明した場合は、良品の基板毎廃棄処分となってしまう。逆に、ビルドアップ配線層に不良が発生した場合は、良品のＬＳＩチップであっても廃棄処分となってしまう。

また、非特許文献１に記載されたＬＳＩ実装基板を製造するためには、基板製造業者がベアチップを入手する必要がある。このため、半導体チップ製造業者と基板製造業者とが異なる場合は、基板製造業者が所望のベアチップを入手できないことがあるという問題点もある。更に、非特許文献１に記載されたＬＳＩ実装基板では、ＬＳＩチップをコア基板に固定してからビルドアップ配線層を形成するため、ＬＳＩチップの電極とビルドアップ配線層の電極との位置合わせが難しいという問題点もある。

非特許文献２に記載されたＭＬＴＦパッケージング技術では、ＬＳＩチップを搭載した後にメタルプレートを除去するため、メタルプレートを除去する工程でＬＳＩチップとビルドアップ配線層との接合部に損傷を与えないように注意する必要がある。そのため、温度条件等に制約が生じたり、プロセスが複雑になるという問題点がある。また、この技術では、ビルドアップ配線層とＬＳＩチップとを接合した後にメタルプレートを除去するので、ビルドアップ配線層の内部応力の状態が変化し、ＬＳＩチップとビルドアップ配線層との接合部分に歪みが発生して信頼性が低下するという問題点もある。

特許文献１〜４に記載された方法では、いずれもＬＳＩチップと配線層との間をボンディングワイヤにより接続しているので配線長が長くなり、高周波伝送特性、特に高速化に問題がある。

なお、特許文献５（特開２００１−２１０９５５公報）には、ビアホール内にチップコンデンサ等の電子部品を埋め込んだ半導体実装基板が記載されている。しかし、一般的にビアホールは極めて小さいため、ビアホール内にチップコンデンサ等の電子部品を埋め込んで回路を形成することは極めて難しい。また、ビアホール内にこれらの電子部品を埋め込むためには工程が極めて煩雑になるという問題もある。

以上から、本発明の目的は、半導体装置と電子部品との間の配線長が短く、半導体装置の交換が可能であり、比較的容易に形成することができて信頼性が高い半導体実装基板及びその製造方法を提供することである。

上記した課題は、支持基板と、第１の面側が前記支持基板の一方の面上に接合され、第２の面側に半導体装置が接続される多層配線層とを有する半導体実装基板において、前記支持基板は、前記多層配線層側の面に設けられた凹部と、前記凹部内に配置され前記多層配線層の配線及びビアコンタクトを介して前記半導体装置に電気的に接続される電子部品と、前記支持基板の一方の面から他方の面に貫通して前記一方の面側に設けられた電極と前記他方の面側に設けられた電極との間を電気的に接続するスルーホールとを有することを特徴とする半導体実装基板により解決する。

また、上記した課題は、支持基板に電極及びスルーホールを形成する工程と、前記支持基板の一方の面側に凹部を形成する工程と、前記凹部内に電子部品を配置する工程と、前記支持基板の前記一方の面側に多層配線層を接合する工程とを有し、前記多層配線層には、半導体装置に接合される第１の電極と、前記電子部品の電極及び前記支持基板の電極に接合される第２の電極と、前記第１の電極と前記第２の電極との間を電気的に接続する配線及びビアコンタクトとを有することを特徴とする半導体実装基板の製造方法により解決する。

本発明の半導体実装基板は、支持基板と、この支持基板の一方の面上に接合された多層配線層とにより構成されている。支持基板には凹部が設けられており、この凹部内にはキャパシタ等の電子部品が配置されている。そして、この電子部品は、多層配線層の配線及びビアコンタクトを介して半導体装置（半導体チップ）に電気的に接続される。従って、本発明の半導体実装基板では、電子部品と半導体装置との間の配線長が多層配線層の厚さとほぼ同じになり、配線長が極めて短い。

また、本発明においては、多層配線層の上に半導体装置を実装するので、仮に実装後に半導体装置の不良が判明しても、半導体装置を比較的簡単に交換することができる。

更に、本発明においては、多層配線層と支持基板とを接合した後に半導体装置を実装する。従って、半導体装置を実装基板上に接合した後に接合部分に熱や応力が加わる工程がなく、接合部分の信頼性が高い。

以下、本発明の実施形態について、添付の図面を参照して説明する。

図２は、本発明の実施の形態の半導体実装基板を示す断面図である。本実施形態の半導体実装基板４０は、支持基板２０とその上に接合された多層配線層３５とにより構成されている。多層配線層３５の上には半導体チップ（ＬＳＩチップ）４１が搭載され、多層配線層３５と半導体チップ４１との間の間隙には樹脂（アンダーフィル）４２が充填されている。

支持基板２０は例えばガラスエポキシ配線板により形成されている。支持基板２０には、その上側の電極と下側の電極との間を電気的に接続するスルーホール２１が形成されている。また、支持基板２０の多層配線層３５側の面には凹部が設けられており、この凹部内にはキャパシタ２５が配置されている。

一方、多層配線層３５には、半導体チップ４１に接続される第１の電極と、キャパシタ２５の電極及び支持基板２０に設けられた電極に接合される第２の電極と、それらの第１及び第２の電極間を電気的に接続する配線及びビアコンタクトが形成されている。半導体チップ４１は、多層配線層３５に設けられた電極、配線及びビアコンタクトを介して、キャパシタ２５及びスルーホール２１に電気的に接続される。

図３〜図６は、本実施形態に係る半導体実装基板４０の製造方法を示す模式的断面図である。以下、これらの図を参照して、半導体実装基板４０の製造方法を説明する。

まず、図３（ａ）に示すような支持基板２０を用意する。本実施形態では、支持基板２０として、両面に銅膜２０ａが接合された厚さ１ｍｍのガラスエポキシ配線基板（ＦＲ−４）を使用する。支持基板２０の大きさは例えば３４０×５１０ｍｍであり、実際には複数個分の支持基板２０を同時に形成するが、図３，図４では１個分の支持基板２０のみを図示している。支持基板２０としては、上述のガラスエポキシ配線基板以外にも、例えば４２アロイなどの金属板に絶縁層を被覆してなるメタルコア基板や、セラミック基板を使用することができる。なお、支持基板２０は、その熱膨張率が半導体チップの熱膨張率（約３．５ｐｐｍ／Ｋ）に近いものであることが好ましい。

次に、図３（ｂ）に示すように、支持基板２０の所定の位置に、上側の銅膜２０ａと下側の銅膜２０ａとを電気的に接続するスルーホール２１を形成する。すなわち、ドリルにより支持基板２０の所定の位置に貫通孔を形成する。そして、デスミア処理して貫通孔内のスミア（残渣）を除去した後、銅を無電解めっきして貫通孔内の壁面上にシード層を形成する。その後、銅を電解めっきして、シード層の上に銅膜を形成する。このようにして、スルーホール２１が形成される。スルーホール２１内には樹脂を充填して、支持基板２０の表面を平坦化しておく。

次に、図３（ｃ）に示すように、フォトリソグラフィ法により支持基板２０の表面の銅膜２０ａをパターニングして、電極２２を形成する。その後、図４（ａ）に示すように、ルータ等により支持基板２０の上側の面を機械加工して、例えば深さが０．６ｍｍの凹部２３を形成する。この凹部２３の大きさ及び深さは、凹部２３内に搭載する電子部品（本実施形態ではキャパシタ２５）の大きさに合わせて設定する。

次に、図４（ｂ）に示すように、例えば厚さが０．６ｍｍのキャパシタ２５を、電極２５ａが形成された面を上にして凹部２３内に嵌め込み、間隙に例えばアンダーフィルに用いる樹脂を充填する。その後、樹脂を熱硬化させて、キャパシタ２５を凹部２３内に固定する。

次に、図４（ｃ）に示すように、支持基板２０の上に、電極２２，２５ａに整合する部分が開口された未硬化の樹脂フィルム（プリプレグ）２６を仮貼する。その後、電極２２，２５ａの部分に例えばスクリーン印刷によりはんだペースト２７を塗布する。本実施形態では、はんだペーストとして、Ｓｎ（スズ）−Ｂｉ（ビスマス）系はんだ粉末とＣｕ（銅）粉末とを混合したペーストを使用している。Ｓｎ系はんだペースト、Ｓｎ−Ｐｂ（鉛）系はんだペースト、Ｓｎ−Ｚｎ（亜鉛）系はんだペースト、又はＳｎ−Ａｇ（銀）系はんだペーストを使用してもよい。また、はんだペーストの替わりに、Ｃｕ、Ａｇ及びＰｄのうちの少なくとも１種の金属元素を含有する導電ペーストを使用してもよい。

一方、支持基板２０とは別に多層配線層３５を形成する。本実施形態では、特許文献６（特開２００４−２３５３２３号公報）に記載された方法によりコア基板上にビルドアップ配線層３５を形成し、その後ビルドアップ配線層をコア基板から分離して多層配線層３５とする。

図５（ａ）〜（ｄ）は、ビルドアップ配線層の形成方法を示す模式断面図である。なお、実際にはコア基板３１の両側にそれぞれビルドアップ配線層を形成するが、ここでは説明を簡単にするために、コア基板３１の一方の面側のみにビルドアップ配線層を形成するものとする。

まず、図５（ａ）に示すように、コア基板３１の上に接着フィルム３２を仮貼りし、その上に第１の金属膜３３を配置し、更にその上に第２の金属膜３４を配置する。このとき、第１の金属膜３３を、接着フィルム３２及び第２の金属膜３４よりも若干小さくし、第２の金属膜３４の縁部が接着フィルム３２に接触するようにする。

次に、真空雰囲気中で加熱しながらプレス機によりプレスして、図５（ｂ）に示すように、第１の金属膜３３及び第２の金属膜３４を接着フィルム３２に接着固定する。この真空熱プレスにより、第１の金属膜３３は接着フィルム３２を介してコア基板３１に接合され、第２の金属膜３４は縁部のみが接着フィルム３２に接合される。また、第１の金属膜３３と第２の金属膜３４との間は真空状態となる。

次に、図５（ｃ）に示すように、第２の金属膜３４の上に、公知の方法によりビルドアップ配線層３５ａを形成する。以下に、ビルドアップ配線層３５ａの形成方法を簡単に説明する。

まず、第２の金属膜３４の上に、厚さが例えば５０μｍの第１のエポキシシート（絶縁シート）を熱圧着して第１の絶縁層を形成する。その後、例えば炭酸ガスレーザで所定の位置に直径が６０μｍのビアホールを形成し、その後デスミア処理を行ってビアホールの内側のスミアを除去する。

次に、銅を無電解めっきして、第１の絶縁層の上及びビアホール内の壁面に、厚さが約０．５μｍのシード層を形成する。その後、シード層が形成された第１の絶縁層の上にドライフィルム（感光性フィルム）をラミネートする。そして、所定の露光マスクを介してドライフィルムを露光した後、現像処理を施して、ドライフィルムに所望のパターンの開口部を形成する。

次に、ドライフィルムの開口部内に露出したシード層の上に銅を電解めっきして、ビアコンタクト及び配線を形成する。その後、ドライフィルムを除去した後、配線間に露出しているシード層をエッチングにより除去する。

次いで、第１の絶縁層の上に第２のエポキシシートを熱圧着して第２の絶縁層を形成する。その後、上記と同様の方法により、第２の絶縁層にビアコンタクト及び配線を形成する。

このようにしてエポキシシートからなる絶縁層の形成と、ビアコンタクト及び配線の形成とを繰り返して、ビルドアップ配線層３５ａを形成する。本実施形態では、５層の配線層を有するビルドアップ配線層３５ａを形成するものとする。

次に、図５（ｄ）に示すように、コア基板３１からビルドアップ配線層３５ａを分離する。すなわち、ビルドアップ配線層３５ａが形成されたコア基板３１を、第１の金属膜３３の内側部分（図５（ｃ）中に破線で示す部分）で切断する。これにより第１の金属膜３３と第２の金属膜３４との間が真空状態から大気圧の状態となり、第１の金属膜３３と第２の金属膜３４との間が離れて、ビルドアップ配線層３５ａがコア基板３１から分離される。

次に、フォトリソグラフィ法により、第２の金属膜３４をパターニングして、所定の位置に電極を形成する。

次いで、ビルドアップ配線層３５ａの表面にソルダーレジストを印刷する。但し、電極部分にはソルダーレジストが付着しないようにする。その後、電極部分にニッケル（Ｎｉ）を例えば５μｍの厚さに無電解めっきし、更にその上に金（Ａｕ）を０．１μｍの厚さに無電解めっきして、多層配線層３５が完成する。

このようにして支持基板２１及び多層配線層３５をそれぞれ形成した後、多層配線層３５と支持基板２０とを位置合わせし、真空プレス機によって２００℃の温度に加熱しながらプレスして、図６（ａ）に示すように、支持基板２０と多層配線層３５とを接合する。その後、支持基板２０と多層配線層３５との接合体を所望の大きさに切断し、半導体実装基板４０とする。

次いで、図６（ｂ）に示すように、半導体実装基板４０の上に、例えば厚さが０．３ｍｍの半導体チップ４１をはんだ接合する。そして、図２に示すように、半導体チップ４１と半導体実装基板４０との間の間隙を絶縁樹脂４２で封止する。

なお、支持基板２０の凹部２３とキャパシタ２５との間のクリアランスにより、キャパシタ２５の電極の位置が処理の位置からずれてしまうことが考えられる。このため、支持基板２０と多層配線層３５との間に、キャパシタ２５の電極よりも若干大きい形状の導電体パターンを有するコレクティブ層を設けて、このコレクティブ層の導電体パターンを介してキャパシタ２５の電極と多層配線層３５の電極とを電気的に接続することが好ましい。

本実施形態の半導体実装基板４０は、図２に示すように、半導体チップ４１とキャパシタ２５との間には多層配線層３５しかなく、コア基板が介在しない。このため、半導体チップ４１とキャパシタ２５との間の配線長が短く、ノイズによる誤動作の発生が防止される。また、支持基板２０により多層配線層３５の反りやうねりを防止することができるため、半導体チップ４１の実装が容易になるとともに、半導体チップ４１と実装基板４０との接合部の信頼性が向上する。

更に、本実施形態においては、多層配線層３５の上に半導体チップ４１をはんだにより接合するので、仮に半導体チップ４１を実装した後に半導体チップ４１の不良が判明しても、半導体チップ４１を容易に交換することができる。更にまた、本実施形態においては、多層配線層３５と支持基板２０とを接合した後に半導体チップ４１を実装し、その後半導体チップ４１と実装基板４０との接合部分に熱や応力が加わる工程がない。従って、接合部分の信頼性が高い。

なお、必要に応じて、図７に示すように、スティフナ４３及びヒートシンク４４を取り付けてもよい。スティフナ４３を貼り付けることによって、ハンドリングの安定性や実装後の反りや熱膨張率の低減を図ることができ、半導体チップの実装信頼性向上に効果がある。スティフナ４３の材料としては、４２アロイ、タングステン、モリブデン、コバール、インバー、銅／インバー／銅クラッド材、ステンレス、銅、鉄及びニッケルの中の少なくとも一つの金属を含んでいることが好ましい。

上記の実施形態では支持基板２０の凹部２３内にキャパシタを配置した例について説明したが、キャパシタに替えて抵抗又はその他の電子部品を配置してもよいことは勿論である。また、上記の実施形態ではビルドアップ基板からコア基板を分離して多層配線層を形成する場合について説明したが、多層配線層として、ロールトゥロール又はリールトゥリールと呼ばれるプロセスで形成した多層フレキシブル基板を使用してもよい。

以下、本発明の諸態様を、付記としてまとめて記載する。

（付記１）支持基板と、
第１の面側が前記支持基板の一方の面上に接合され、第２の面側に半導体装置が接続される多層配線層とを有する半導体実装基板において、
前記支持基板は、前記多層配線層側の面に設けられた凹部と、前記凹部内に配置され前記多層配線層の配線及びビアコンタクトを介して前記半導体装置に電気的に接続される電子部品と、前記支持基板の一方の面から他方の面に貫通して前記一方の面側に設けられた電極と前記他方の面側に設けられた電極との間を電気的に接続するスルーホールとを有することを特徴とする半導体実装基板。

（付記２）前記多層配線層が、ビルドアップ基板からコア基板を分離して形成されたものであることを特徴とする付記１に記載の半導体実装基板。

（付記３）前記支持基板と前記多層配線層との間に、前記電子部品の電極と前記多層配線層の電極との間を電気的に接続する導電体を備えたコレクティブ層を有することを特徴とする付記１に記載の半導体実装基板。

（付記４）前記電子部品がキャパシタであることを特徴とする付記１に記載の半導体実装基板。

（付記５）支持基板に電極及びスルーホールを形成する工程と、
前記支持基板の一方の面側に凹部を形成する工程と、
前記凹部内に電子部品を配置する工程と、
前記支持基板の前記一方の面側に多層配線層を接合する工程とを有し、
前記多層配線層には、半導体装置に接合される第１の電極と、前記電子部品の電極及び前記支持基板の電極に接合される第２の電極と、前記第１の電極と前記第２の電極との間を電気的に接続する配線及びビアコンタクトとを有することを特徴とする半導体実装基板の製造方法。

（付記６）前記多層配線層が、ビルドアップ基板からコア基板を分離して形成されたものであることを特徴とする付記５に記載の半導体実装基板の製造方法。

（付記７）前記多層配線層の第２の電極と前記支持基板の電極及び前記電子部品の電極との間を、Ｓｎ系はんだペースト、Ｓｎ−Ｐｂ系はんだペースト、Ｓｎ−Ｚｎ系はんだペースト、Ｓｎ−Ｂｉ系はんだペースト及びＳｎ−Ａｇ系はんだペーストのうちのいずれか１種のはんだペーストにより接合することを特徴とする付記５に記載の半導体実装基板の製造方法。

（付記８）前記多層配線層の第２の電極と前記支持基板の電極及び前記電子部品の電極との間を、Ｃｕ、Ａｇ及びＰｂのうちの少なくとも１種の金属元素を含む導電ペーストにより接合することを特徴とする付記５に記載の半導体実装基板の製造方法。

図１は、従来の半導体実装基板の一例を示す断面図である。 図２は、本発明の実施の形態の半導体実装基板を示す断面図である。 図３は、本発明の実施形態に係る半導体実装基板の製造方法を示す模式的断面図（その１）である。 図４は、本発明の実施形態に係る半導体実装基板の製造方法を示す模式的断面図（その２）である。 図５は、本発明の実施形態に係る半導体実装基板の製造方法を示す模式的断面図（その３）である。 図６は、本発明の実施形態に係る半導体実装基板の製造方法を示す模式的断面図（その４）である。 図７は、本発明の実施形態に係る半導体装置の変形例を示す断面図である。

符号の説明

１１，３１…コア基板、
１２…ＬＳＩチップ、
１３，３５ａ…ビルドアップ配線層、
１４，２５…キャパシタ、
１５…ピン、
２０…支持基板、
２１…スルーホール、
２２，２５ａ…電極、
２３…凹部、
２７…はんだペースト、
３２…接着フィルム、
３３，３４…金属膜、
３５…多層配線層、
４０…半導体実装基板、
４１…半導体チップ、
４２…樹脂（アンダーフィル）、
４３…スティフナ、
４４…ヒートシンク。

Claims (5)

1. 支持基板と、
   第１の面側が前記支持基板の一方の面上に接合され、第２の面側に半導体装置が接続される多層配線層とを有する半導体実装基板において、
   前記支持基板は、前記多層配線層側の面に設けられた凹部と、前記凹部内に配置され前記多層配線層の配線及びビアコンタクトを介して前記半導体装置に電気的に接続される電子部品と、前記支持基板の一方の面から他方の面に貫通して前記一方の面側に設けられた電極と前記他方の面側に設けられた電極との間を電気的に接続するスルーホールとを有することを特徴とする半導体実装基板。
2. 前記多層配線層が、ビルドアップ基板からコア基板を分離して形成されたものであることを特徴とする請求項１に記載の半導体実装基板。
3. 前記電子部品がキャパシタであることを特徴とする請求項１に記載の半導体実装基板。
4. 支持基板に電極及びスルーホールを形成する工程と、
   前記支持基板の一方の面側に凹部を形成する工程と、
   前記凹部内に電子部品を配置する工程と、
   前記支持基板の前記一方の面側に多層配線層を接合する工程とを有し、
   前記多層配線層には、半導体装置に接合される第１の電極と、前記電子部品の電極及び前記支持基板の電極に接合される第２の電極と、前記第１の電極と前記第２の電極との間を電気的に接続する配線及びビアコンタクトとを有することを特徴とする半導体実装基板の製造方法。
5. 前記多層配線層が、ビルドアップ基板からコア基板を分離して形成されたものであることを特徴とする請求項４に記載の半導体実装基板の製造方法。

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