KR101067697B1 - 열응력 흡수층을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

열응력 흡수층을 갖는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 열응력 흡수층을 갖는 반도체 소자 및 그 제조 방법에 관한 것으로, 반도체 칩 위에 인쇄회로기판을 열압착으로 적층하는 과정에서 반도체 칩에 작용하는 열응력을 흡수하여 반도체 칩의 손상을 억제하는 열응력 흡수층을 갖는 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다. 본 발명에 따르면, 베이스 기판 위에 복수의 반도체 칩이 실장된다. 베이스 기판 위의 반도체 칩을 덮도록 열응력 흡수층이 형성된다. 상부면에 금속 배선층이 형성된 인쇄회로기판이 열응력 흡수층 위에 열압착으로 적층된다. 그리고 인쇄회로기판과 열응력 흡수층을 관통하는 비아 홀을 형성하여 금속 배선층과 반도체 칩이 전기적으로 연결된다. 이와 같이 반도체 칩과 인쇄회로기판 사이에 열응력 흡수층이 개재되기 때문에, 반도체 칩과 인쇄회로기판 사이의 열팽창계수의 차이에 의해 발생되는 열응력을 흡수하고, 금속 배선층의 양호한 접속 신뢰성을 확보하고, 외부에서 작용하는 외력을 완충하여 반도체 칩을 포함한 반도체 소자의 손상을 억제하고, 반도체 소자의 수율 및 수명을 연장시킬 수 있다.
인쇄회로기판, 임베디드 PCB, 임베디드 칩, 열응력, 스트레스

Description

열응력 흡수층을 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having stress buffer layer and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 베이스기판에 실장된 반도체 칩 위에 인쇄회로기판을 열압착으로 적층하는 과정에서 반도체 칩에 작용하는 열응력을 흡수하여 반도체 칩의 손상을 억제하는 열응력 흡수층을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
오늘날 전자기기들의 초소형화 및 경량화의 요구에 따라 반도체 칩 크기 정도의 반도체 패키지인 칩 스케일 패키지(Chip Scale Package, 이하 CSP)로 제작되어 많이 사용되고 있다. 이러한 CSP는 일반적으로 사용하는 반도체 패키지(플라스틱이나 세라믹재질로 밀봉)내에 주재료로 사용되는 리드프레임(Lead Frame)을 사용하여 만들어진 CSP와, 배선기판을 사용하여 만들어진 CSP로 구분할 수 있다.
또한 모바일 제품을 비롯한 새로운 세대의 전자제품에 적합한 패키지에 대한 지속적인 요구에 부응하기 위하여 가장 작으며, 가장 신뢰성이 뛰어나고, 경제적인 반도체 고성능 패키지를 만들려는 노력이 끊임없이 이어지고 있다. 이러한 요구들은 더 많은 수의 입/출력 단자와 전기적인 특성이 우수한 부품을 설계하기 위하여 반드시 필요한 사항이다. 이러한 요구조건을 위하여 시스템-온-패키지(System-On-Package, 이하 SOP)가 개발되었다. SOP를 만드는 기본적인 구조는 반도체 능동소자 칩이 있으며, 반도체 칩을 구동시킬 수 있는 수동소자들이 있고, 이를 반도체 패키지 형태로 제작 가능한 인쇄회로기판이 있다. 따라서 SOP를 반도체 칩의 관점에서 보면 이를 인쇄회로기판에 임베디드(embedded)되어 있는 것으로 여겨지며 이를 임베디드 칩 혹은 임베디드 인쇄회로기판으로 부르기도 한다.
이러한 임베디드 인쇄회로기판에 있어서 근본적으로 문제점이 발생하는데 이는 인쇄회로기판과 반도체 칩의 열팽창계수(CTE)가 많이 다르기 때문이며, 이를 채용한 SOP의 신뢰성은 열팽창계수 차이로 인한 파손이나 열화등이 발생할 가능성이 매우 커지고 있다. 반도체의 칩의 크기가 작거나 반도체의 칩의 두께가 두꺼울수록 파손에 대한 민감도는 현저히 줄어든다. 하지만 최근의 추세와 같이 반도체의 칩의 크기가 메모리 반도체를 사용할 경우 7mm×7mm이상, 혹은 반도체 칩의 두께가 80um미만의 사양이 요구되는 멀티 스택 패키지의 경우는 인쇄회로기판에 대한 반도체 칩의 열팽창 계수의 차이로 인한 기계적인 스트레스가 반도체 칩과 인쇄회로기판의 외부 전극간에 연결되어 있는 금속 배선층에 영향을 주어 금속 배선층에 크랙이나 고장을 유발하므로 배선접속부의 신뢰성을 떨어뜨린다. 즉 반도체 칩이 사용되는 동안 가열되면 반도체 칩과 인쇄회로기판은 팽창되고 열이 제거되면 반도체 칩과 인쇄회로기판은 수축되는데 이것은 반도체 칩과 인쇄회로기판이 서로 다른 속도와 시간으로 팽창 수축된다는 점에서 반도체 칩과 인쇄회로기판사이의 접속부, 즉 금속 배선부위에 스트레스를 준다. 또한, 제조된 임베디드 인쇄회로기판의 드롭 데스트(Drop Test)등에 있어서 제품에 대한 기계적인 하중이 극소로 얇아진 반도체 칩 표면에 스트레스를 주어 크랙이나 단선등을 유발할 수 있다.
특히 반도체 칩을 베이스기판에 실장한 후, 반도체 칩 위에 인쇄회로기판을 열압착으로 적층하는 라미네이션(Lamination)공정에 있어서, 부착되어진 여러 개의 반도체 칩이 평평하지 않거나 국부적인 요철이 있거나 혹은 라미네이션 롤러의 국부 균형이 정확하지 않은 경우 얇은 반도체 칩의 표면에 상처를 주게됨으로 공정 중간에 반도체 칩이 파손 될 수 있으며, 잠재적인 인자들이 제품의 신뢰성 검사기간에 유발되어 제품의 신뢰성을 떨어뜨리게 된다.
따라서, 본 발명의 목적은 라미네이션 공정으로 반도체 칩 위에 적층된 인쇄회로기판과 반도체 칩을 연결하는 금속 배선층의 양호한 접속 신뢰성을 확보할 수 있는 열응력 흡수층을 갖는 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 베이스기판에 실장된 반도체 칩 위에 인쇄회로기판을 적층하기 위한 라미네이션 공정에서 반도체 칩에 작용하는 열응력을 흡수하여 반도체 칩의 손상을 억제할 수 있는 열응력 흡수층을 갖는 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명은 베이스 기판과, 상기 베이스 기판 위에 실장된 반도체 칩과, 상기 베이스 기판 위의 상기 반도체 칩을 덮는 열응력 흡수층과, 상기 열응력 흡수층 위에 적층되며, 상부면에 금속 배선층이 형성된 인쇄회로기판을 포함하며, 상기 금속 배선층은 상기 인쇄회로기판과 상기 열응력 흡수층을 관통하여 형성된 비아 홀을 통하여 상기 반도체 칩과 전기적으로 연결되는 열응력 흡수층을 갖는 반도체 소자를 제공한다.
본 발명에 따른 반도체 소자에 있어서, 상기 열응력 흡수층의 소재로는 폴리 실록세인(Poly-Siloxane)을 함유하는 폴리이미드 또는 에폭시 계열의 플라스틱 수지가 사용될 수 있다. 상기 열응력 흡수층의 소재는 응력계수(modulus)가 1G Pa미만이다. 그리고 상기 열응력 흡수층의 소재는 감광성 또는 열경화성 플라스틱 수지 이다.
한편 본 발명은 또한, 베이스 기판 위에 복수의 반도체 칩을 실장하는 단계와, 상기 베이스 기판 위의 상기 반도체 칩을 덮는 열응력 흡수층을 형성하는 단계와, 상부면에 금속 배선층이 형성된 인쇄회로기판을 상기 열응력 흡수층 위에 열압착으로 적층하는 단계와, 상기 인쇄회로기판과 상기 열응력 흡수층을 관통하는 비아 홀을 형성하여 상기 금속 배선층과 상기 반도체 칩을 전기적으로 연결하는 단계를 포함하는 열응력 흡수층을 갖는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자의 제조 방법은, 적어도 하나의 상기 반도체 칩을 포함하도록 상기 베이스 기판, 상기 열응력 흡수층 및 상기 인쇄회로기판을 절단하여 개별 반도체 소자로 분리하는 분리 단계를 더 포함한다.
본 발명에 따르면 반도체 칩과 인쇄회로기판 사이에 열응력 흡수층이 형성되기 때문에, 인쇄회로기판을 반도체 칩 위에 열압착하는 과정에서 작용하는 열응력을 열응력 흡수층에서 흡수하여 반도체 칩이 손상되는 것을 억제한다.
또한 반도체 소자가 동작하면서 발생하는 열로 인한 반도체 칩과 인쇄회로기판 간의 열팽창계수의 차이로 인한 열응력을 열응력 흡수층이 흡수하기 때문에, 금속 배선층과 비아 홀과 같은 회로 배선의 변위를 최소화하여 반도체 칩과 인쇄회로기판을 연결하는 회로 배선의 양호한 접속 신뢰성을 확보할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
본 발명의 실시예에 따른 열응력 흡수층을 갖는 반도체 소자의 제조 방법은, 도 1에 도시된 바와 같이, 베이스 기판을 준비하는 단계(S71), 베이스 기판 위에 복수의 반도체 칩을 실장하는 단계(S73), 복수의 반도체 칩을 덮는 열응력 흡수층을 형성하는 단계(S75), 열응력 흡수층 위에 인쇄회로기판을 적층하는 단계(S77), 인쇄회로기판의 금속층을 패터닝하여 금속 배선층을 형성하는 단계(S79), 비아 홀을 형성하는 단계(S81) 및 개별 반도체 소자로 분리하는 단계(S83)를 포함하여 구성된다.
구체적으로 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도 1 내지 도 8을 참조하여 설명하면 다음과 같다. 여기서 도 2 내지 도 8은 도 1의 제조 방법에 따른 각 단계를 보여주는 도면들이다.
먼저 도 2 및 도 3에 도시된 바와 같이, 베이스 기판(10)을 준비한다(S71). 베이스 기판(10)으로는 인쇄회로기판, 실리콘 기판, 세라믹 기판, 테이프 기판 등이 사용될 수 있다. 베이스 기판(10)은 베어(bare) 기판으로 별도의 회로 배선이 형성되지 않을 수 있다. 본 실시예에서는 베이스 기판(10)의 형태로 원판 형태를 예시하였지만 직시각판 형태로 구현될 수 있다.
다음으로 베이스 기판(10) 위에 복수의 반도체 칩(20)을 실장한다(S73). 이때 반도체 칩(20)은 접착 부재를 매개로 베이스 기판(10)에 부착된다. 접착 부재로는 액상의 접착제 또는 접착 테이프가 사용될 수 있다. 반도체 칩(20)은 활성면에 복수의 칩 패드(21)가 형성된 구조를 가지며, 활성면에 반대되는 배면이 베이스 기 판(10)에 부착된다. 반도체 칩(20)은 능동 소자 또는, 능동 소자와 수동 소자가 복합된 소자일 수 있다. 반도체 칩(20)의 소재로는 실리콘 또는 화합물반도체가 사용될 수 있다.
다음으로 도 4에 도시된 바와 같이, 복수의 반도체 칩(20)을 덮는 열응력 흡수층(30)을 형성한다(S75). 즉 베이스 기판(10) 위에 액상의 열응력 흡수층(30)의 소재를 도포하여 복수의 반도체 칩(20)을 덮는 열응력 흡수층(30)을 형성한다. 열응력 흡수층(30)의 소재로는 폴리 실록세인(Poly-Siloxane)을 함유하는 폴리이미드 또는 에폭시 계열의 플라스틱 수지가 사용된다. 열응력 흡수층(30)의 총중량에서 폴리 실록세인의 함량은 30중량% 이상일 수 있다.
열응력 흡수층(30)의 소재로는 응력계수(modulus)가 1G Pa미만인 것을 사용하는 것이 바람직하다.
그리고 열응력 흡수층(30)의 소재로는 이후에 수행되는 비아 홀 형성 공정(S81)에서 레이저 가공 또는 화학적 식각이 가능한 감광성 또는 열경화성 플라스틱 수지를 사용하는 것이 바람직하다.
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다음으로 도 5에 도시된 바와 같이, 열응력 흡수층(30) 위에 인쇄회로기 판(40)을 열압착으로 적층한다(S77). 인쇄회로기판(40)은 기판 몸체(41)의 일면에 금속층(43)이 형성된 구조를 갖는다. 기판 몸체(41)의 소재로는 절연성을 갖는 FR4가 사용되고, 금속층(43)의 소재로는 동박이 사용될 수 있다.
이때 인쇄회로기판(40)을 열응력 흡수층(30) 위에 열압착으로 적층할 때 작용하는 열응력은 열응력 흡수층(30)에 흡수된다. 이와 같이 열응력 흡수층(30)은 인쇄회로기판(40)을 열압착하는 과정에서 작용하는 열응력에 의해 반도체 칩(20)이 손상되는 것을 억제한다.
다음으로 도 6에 도시된 바와 같이, 금속층(도 5의 43)을 사진 식각 공정으로 패터닝하여 금속 배선층(45)을 형성한다(S79).
이어서 도 7에 도시된 바와 같이, 비아 홀(50)을 형성하여 반도체 칩(20)과 금속 배선층(45)을 전기적으로 연결한다(S81). 먼저 반도체 칩(20)의 칩 패드(21)에 대응되는 인쇄회로기판(40) 상의 금속 배선층(45) 부분을 수직으로 관통하는 관통 구멍을 형성한다. 그리고 관통 구멍의 내벽에 도금층을 형성함으로써, 반도체 칩(20)의 칩 패드(21)와 인쇄회로기판(40)의 금속 배선층(45)을 전기적으로 연결하는 비아 홀(50)을 형성한다. 이때 관통 구멍은 반도체 칩(20)의 칩 패드(21)가 노출되게 인쇄회로기판(40)과 열응력 흡수층(30)을 수직으로 레이저 가공 또는 화학적 식각으로 제거하여 형성할 수 있다. 도금층은 전해 또는 무전해 도금으로 형성할 수 있다. 비아 홀(50) 내부를 도전성 금속으로 충전할 수도 있다.
마지막으로 도 8에 도시된 바와 같이, 절단기(60)를 이용하여 하나의 반도체 칩(20)을 포함하도록 베이스 기판(10), 열응력 흡수층(30) 및 인쇄회로기판(40)을 절단하여 개별 반도체 소자(100)로 분리한다(S83). 이때 분리된 반도체 소자(100)는 하나의 반도체 칩(20)을 포함하는 예를 개시하였지만, 복수개의 반도체 칩(20)을 포함하도록 분리 공정을 수행할 수 있다. 즉 개별 반도체 소자(100)로 분리할 때 적어도 하나의 반도체 칩(20)을 포함하도록 베이스 기판(10), 열응력 흡수층(30) 및 인쇄회로기판(40)을 절단할 수도 있다. 절단기(60)로는 다이아몬드 절단기 또는 레이져 절단기가 사용될 수 있다.
이와 같이 본 실시예에 따른 반도체 소자(100)는 반도체 칩(20)과 인쇄회로기판(40) 사이에 열응력 흡수층(30)이 개재되어 있기 때문에, 반도체 소자(100)가 동작하면서 발생하는 열로 인한 반도체 칩(20)과 인쇄회로기판(40) 간의 열팽창계수의 차이로 인한 열응력을 열응력 흡수층(30)이 흡수한다. 따라서 반도체 칩(20)과 인쇄회로기판(40) 간의 열팽창계수의 차이로 인한 열응력에 따라 금속 배선층(45)과 비아 홀(50)과 같은 회로 배선 변위를 최소화함으로써, 반도체 칩(20)과 인쇄회로기판(40)을 연결하는 회로 배선의 양호한 접속 신뢰성을 확보할 수 있다.
또한 열응력 흡수층(30)은 인쇄회로기판(40)을 반도체 칩(20) 위에 열압착하는 과정에서 작용하는 열응력을 흡수하기 때문에, 반도체 칩(20)이 손상되는 것을 억제한다. 아울러 열응력 흡수층(30)은 충격을 흡수하는 완충층의 역할도 수행하기 때문에, 반도체 소자(100)에 대한 신뢰성 테스트, 예컨대 드롭 테스트에서 반도체 소자(100)로 작용하는 외력을 열응력 흡수층(30)이 흡수하여 반도체 칩(20)을 포함한 반도체 소자(100)가 손상되는 것을 억제한다.
한편 본 실시예에서는 기판 몸체(41)의 일면에 금속층(43)이 형성된 인쇄회 로기판(40)을 사용하는 예를 개시하였지만, 기판 몸체(41)에 금속 배선층(45)이 형성된 인쇄회로기판(40)을 사용할 수 있다. 이 경우 S79단계는 생략될 수 있다. S79단계 이후에 S81단계를 수행하는 예를 개시하였지만, S81단계를 수행한 이후에 S79과정을 수행할 수도 있다.
S77단계 및 S79단계를 수행하는 대신에, 열응력 흡수층(30)에 기판 몸체(41)를 열압착으로 적층하고, 기판 몸체(41)의 상부면에 금속층(43)을 증착한 후 패턴닝하여 금속 배선층(45)을 형성할 수도 있다.
또는 S77단계 내지 S79단계를 수행하는 대신에, 열응력 흡수층(30)에 기판 몸체(41)를 열압착으로 적층하고, 반도체 칩(20)의 칩 패드(21)가 외부에 노출되게 관통 구멍을 형성한다. 이어서 관통 구멍에 도금층을 형성하여 비아 홀(50)을 형성하고, 기판 몸체(41)의 상부면에 금속층(43)을 형성한 이후에 패터닝하여 금속 배선층(45)을 형성할 수도 있다.
또는 S81단계를 수행한 이후에 금속 배선층(45)에 외부접속단자로 사용될 금속 범프를 더 형성할 수 있다. 금속 범프의 소재로는 금(Au), 니켈(Ni) 또는 솔더(solder)가 사용될 수 있다.
한편 본 실시예에서는 베이스 기판(10)의 상부면에 반도체 칩(20)이 실장된 예를 개시하였지만 이에 한정되는 것은 아니다. 즉 도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 베이스 기판(110)의 상부면에 형성된 칩 실장 홈(112)에 반도체 칩(120)이 실장된 구조를 갖는다. 이때 본 발명의 다른 실시예에서는 칩 실장 홈(112)에 반도체 칩(120)의 일부가 삽입된 예를 개시하 였지만, 칩 실장 홈(112)에 반도체 칩(120) 전체가 삽입될 수도 있다.
본 발명의 다른 실시예에 따른 반도체 소자(200)는, 도 9에 도시된 바와 같이, 베이스 기판(110), 반도체 칩(120), 열응력 흡수층(130) 및 인쇄회로기판(140)을 포함하여 구성된다. 반도체 칩(120)은 베이스 기판(110)의 칩 실장 홈(112)에 실장된다. 열응력 흡수층(130)은 칩 실장 홈(112)을 포함하여 반도체 칩(120)을 덮도록 베이스 기판(110)의 상부면에 형성된다. 상부면에 금속 배선층(145)이 형성된 인쇄회로기판(140)이 열응력 흡수층(130)의 상부면에 열압착 방식으로 적층된다. 그리고 인쇄회로기판(140)의 금속 배선층(145)과 반도체 칩(120)의 칩 패드(121)는 비아 홀(150)을 통하여 전기적으로 연결된다.
이와 같이 본 발명의 다른 실시예에 따른 반도체 소자(200) 또한 반도체 칩(120)과 인쇄회로기판(140) 사이에 열응력 흡수층(130)이 개재된 구조를 갖기 때문에, 본 발명의 실시예에 따른 반도체 소자(도 8의 100)에서 예상할 수 있는 동일한 효과를 기대할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
도 1은 본 발명의 실시예에 따른 열응력 흡수층을 갖는 반도체 소자의 제조 방법을 보여주는 공정 흐름도이다.
도 2 내지 도 8은 도 1의 제조 방법에 따른 각 단계를 보여주는 도면들로서,
도 2는 베이스 기판 위에 반도체 칩이 실장된 상태를 보여주는 평면도이고,
도 3은 도 2의 Ⅲ-Ⅲ선 단면도이고,
도 4는 열응력 흡수층을 형성하는 단계를 보여주는 단면도이고,
도 5는 인쇄회로기판을 열압착으로 적층하는 단계를 보여주는 단면도이고,
도 6은 금속 배선층을 형성하는 단계를 보여주는 단면도이고,
도 7은 비아 홀을 형성하는 단계를 보여주는 단면도이고,
도 8은 개별 반도체 소자로 분리하는 단계를 보여주는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 열응력 흡수층을 갖는 반도체 소자를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10 : 베이스 기판 20 : 반도체 소자
30 : 열응력 흡수층 40 : 인쇄회로기판
41 : 기판 몸체 43 : 금속층
45 : 금속 배선층 50 : 비아 홀
100, 200 : 반도체 소자

Claims (6)

  1. 베이스 기판과;
    상기 베이스 기판 위에 실장되는 배면과, 상기 배면에 반대되며 복수의 칩 패드가 형성된 활성면을 갖는 반도체 칩과;
    상기 베이스 기판 위의 상기 반도체 칩을 덮는 열응력 흡수층과;
    상기 열응력 흡수층 위에 열압착으로 적층되며, 상부면에 금속 배선층이 형성된 인쇄회로기판;을 포함하며,
    상기 금속 배선층은 상기 반도체 칩의 칩 패드 위의 상기 인쇄회로기판과 상기 열응력 흡수층을 관통하여 형성된 비아 홀을 통하여 상기 반도체 칩의 칩 패드와 전기적으로 연결되는 것을 특징으로 하는 열응력 흡수층을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 열응력 흡수층의 소재는 폴리 실록세인(Poly-Siloxane)을 함유하는 폴리이미드 또는 에폭시 계열의 플라스틱 수지인 것을 특징으로 하는 열응력 흡수층을 갖는 반도체 소자.
  3. 제2항에 있어서,
    상기 열응력 흡수층의 소재는 응력계수(modulus)가 1G Pa미만인 것을 특징으로 하는 열응력 흡수층을 갖는 반도체 소자.
  4. 제3항에 있어서,
    상기 열응력 흡수층의 소재는 감광성 또는 열경화성 플라스틱 수지인 것을 특징으로 하는 열응력 흡수층을 갖는 반도체 소자.
  5. (a) 베이스 기판 위에 복수의 반도체 칩을 실장하되, 상기 베이스 기판 위에 실장되는 배면과, 상기 배면에 반대되며 복수의 칩 패드가 형성된 활성면을 갖는 상기 복수의 반도체 칩을 실장하는 단계와;
    (b) 상기 베이스 기판 위의 상기 반도체 칩을 덮는 열응력 흡수층을 형성하는 단계와;
    (c) 상부면에 금속 배선층이 형성된 인쇄회로기판을 상기 열응력 흡수층 위에 열압착으로 적층하는 단계와;
    (d) 상기 반도체 칩의 칩 패드 위의 상기 인쇄회로기판과 상기 열응력 흡수층을 관통하는 비아 홀을 형성하여 상기 금속 배선층과 상기 반도체 칩의 칩 패드를 전기적으로 연결하는 단계;를 포함하는 것을 특징으로 하는 열응력 흡수층을 갖는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    (e) 적어도 하나의 상기 반도체 칩을 포함하도록 상기 베이스 기판, 상기 열응력 흡수층 및 상기 인쇄회로기판을 절단하여 개별 반도체 소자로 분리하는 분리 단계;를 더 포함하는 것을 열응력 흡수층을 갖는 반도체 소자의 제조 방법.
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