KR20080102815A - 증가된 결합 신뢰성을 갖는 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

증가된 결합 신뢰성을 갖는 반도체 패키지 및 그 제조 방법을 제공한다. 이 방법은 하부막 및 상부막 사이에 개재된 반도체 칩을 포함하는 패키지 유닛들을 형성하는 단계 및 상기 패키지 유닛들을 기판 상에 차례로 적층하는 단계를 포함한다. 이때, 상기 하부막 및 상부막은 상기 반도체 칩보다 낮은 모듈러스(modulus)를 갖는 물질로 형성된다.

Description

증가된 결합 신뢰성을 갖는 반도체 패키지 및 그 제조 방법{Semiconductor Packages With Enhanced Joint Reliability And Methods Of Fabricating The Same}
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 공정 단면도들이다.
도 7 및 도 8은 본 발명의 다른 실시예들에 따른 반도체 패키지의 제조 방법들을 설명하기 위한 공정 단면도들이다.
도 9 및 도 10은 본 발명에 따른 반도체 패키지들 및 그 제조 방법을 도시하는 단면도들이다.
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 증가된 결합 신뢰성을 갖는 반도체 패키지들 및 그 제조 방법들에 관한 것이다.
반도체 제조 공정은 사진/증착/식각 공정 등을 통해 웨이퍼 상에 집적 회로 칩들(IC chips)을 제작하는 전단 공정(front-end process)과 상기 집적 회로 칩들 각각을 조립 및 패키지(assembly and packaging)하는 후단 공정(back-end process)로 구분될 수 있다. 상기 패키지 공정의 중요한 네가지 기능은 아래와 같다.
1. 외부 환경 및 조작 손상(environment and handling damage)으로부터 칩을 보호
2. 칩의 입/출력 신호 전달을 위한 배선 형성
3. 칩의 물리적 지지(physical support)
4. 칩의 열 방출(heat dissipation)
상술한 기능에 더하여, 반도체 장치의 고집적화 및 휴대용 전자 장치의 보급에 따라, 개선된 전기적 성능을 제공하면서, 더 낮은 비용, 더 가벼워진 무게, 더 얇아진 두께를 제공할 수 있는 패키지 기술이 요구되고 있다. 이러한 기술적 요구들을 충족시키기 위해, 최근 칩-스케일 패키지(chip scale packaging, CSP) 또는 웨이퍼-레벨 패키지(wafer-level packaging, WLP) 등이 제안되었다. 이에 더하여, 실장 밀도(packaging density)를 증가시키기 위한 기술적 요구에 대응하기 위해, 반도체 칩들을 기판 상에 적층하는 3차원 적층 기술이 제안되고 있다.
상기 3차원 적층 기술은 칩들 사이의 배선 길이를 획기적으로 줄일 수 있기 때문에, 신호 지연(signal delay) 및 전력 소모(power consumption)와 같은 기술적 문제를 해결할 수 있는 기술로 주목받고 있다. 이에 더하여, 상기 3차원 적층 기술은 전기적 특성, 폼 팩터, 크기 및 밀도 등의 측면들에서 개선된 기술적 효과를 제공한다.
한편, 종래에 제안된 3차원 적층 기술에 의해 제조된 반도체 패키지는 반도체 칩 내에서 발생되거나 제조 공정 중에 공급되는 열에 의한 열적 스트레스(thermal stress) 또는 외력(external force)에 의한 기계적인 스트레 스(mechanical stress)에 취약하다. 예를 들면, 상기 열적 또는 기계적 스트레스는 반도체 칩들을 전기적으로 연결시키는 범프들에 집중되어 상기 범프들을 파손시킴으로써, 패키지 구조체의 결합 신뢰성을 감소시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 증가된 결합 신뢰성을 갖는 반도체 패키지의 제조 방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 증가된 결합 신뢰성을 제공하는 반도체 패키지들을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 칩을 낮은 모듈러스를 갖는 물질로 둘러싸는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다. 이 방법은 하부막 및 상부막 사이에 개재된 반도체 칩을 포함하는 패키지 유닛들을 형성하는 단계 및 상기 패키지 유닛들을 기판 상에 차례로 적층하는 단계를 포함한다. 이때, 상기 하부막 및 상부막은 상기 반도체 칩보다 낮은 모듈러스(modulus)를 갖는 물질로 형성된다.
일 실시예에 따르면, 상기 하부막 및 상부막은 10MPa 내지 1GPa의 모듈러스(modulus)를 갖는 물질들 중의 한가지로 형성될 수 있다. 예를 들면, 상기 하부막 및 상부막은 실리콘(silicone)류 화합물들, 고무류 화합물들, 감광성 수지 화합물들 및 합성 수지 화합물들 중의 적어도 하나일 수 있다. 또한, 상기 하부막 및 상부막은 10um 내지 1000um의 두께를 갖도록 형성될 수 있고, 상기 반도체 칩은 10um 내지 100um의 두께를 갖도록 형성될 수 있다.
일 실시예에 따르면, 상기 패키지 유닛을 형성하는 단계는 상기 하부막 상에, 패드를 구비하는 적어도 하나의 상기 반도체 칩을 부착하는 단계, 상기 하부막 상에, 상기 반도체 칩을 덮는 상기 상부막을 형성하는 단계, 상기 상부막 및 상기 하부막을 패터닝하여 상기 패드를 노출시키는 패드 개구부 및 상기 상부막 및 상기 하부막을 관통하는 비아홀을 형성하는 단계, 및 상기 패드에 접촉하면서 적어도 상기 비아홀의 내벽을 덮는 재배선 구조체를 형성하는 단계를 포함할 수 있다.
이때, 상기 패드 개구부 및 상기 비아홀을 형성하는 단계는 사진 및 식각 공정을 사용하는 방법, 레이저 천공(laser drilling), 기계적 천공(mechanical drilling) 및 이온 빔 천공(ion-beam drilling) 중의 한가지 방법을 사용할 수 있다.
이에 더하여, 상기 패키지 유닛을 형성하는 단계는, 상기 재배선 구조체를 형성한 후, 상기 재배선 구조체에 접촉하는 연결 소자(connecting element)를 형성하는 단계를 더 포함할 수 있다. 상기 연결 소자는 볼 범프 제트 기술, 전기 도금 기술 및 범프 프린팅 기술 중의 한가지를 사용하여 형성될 수 있다. 상기 연결 소자는 상기 비아홀의 상부 또는 하부에 형성될 수 있으며, 상기 비아홀의 일부를 채울 수 있다.
상기 패키지 유닛들을 차례로 적층하는 단계는 상기 패키지 유닛의 연결 소자를 다른 패키지 유닛의 재배선 구조체와 본딩하는 단계를 포함한다. 상기 본딩하는 단계는 상기 패키지 유닛의 연결 소자를 용융시키어 용융된 연결 소자를 다른 패키지 유닛의 비아홀 내에 삽입하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 패키지 유닛의 연결 소자의 용융점은 해당 패키지 유닛의 위치가 상기 기판으로부터 멀어질수록 낮을 수 있다.
일 실시예에 따르면, 상기 패키지 유닛을 형성하는 단계는 상기 기판 상에 상기 패키지 유닛들을 적층하기 전에 상기 패키지 유닛들을 분리시키는 다이싱 공정을 실시하는 단계를 더 포함할 수 있다. 이때, 상기 다이싱 공정은 레이저, 톱날 및 칼날 중의 한가지를 사용하여, 상기 반도체 칩의 재배선 구조체의 외곽에서 상기 상부막 및 하부막을 자르는 단계를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 낮은 모듈러스를 갖는 물질에 의해 둘러싸인 반도체 칩을 구비하는 반도체 패키지를 제공한다. 이 반도체 패키지는 기판 상에 차례로 적층된 패키지 유닛들을 포함하며, 상기 패키지 유닛들 각각은 패드를 구비하는 반도체 칩, 상기 반도체 칩을 둘러싸는 하부막 및 상부막, 그리고 상기 상부막을 관통하여 상기 패드에 접속하는 재배선 구조체를 포함한다. 이때, 상기 반도체 칩은 상기 재배선 구조체 및 상기 반도체 칩보다 낮은 모듈러스를 갖는 상기 상부막 및 상기 하부막에 의해 둘러싸인다.
일 실시예에 따르면, 상기 하부막 및 상부막은 10MPa 내지 1GPa의 모듈러스(modulus)를 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 상기 하부막 및 상부막은 실리콘(silicone)류 화합물들, 고무류 화합물들, 감광성 수지 화합물들 및 합성 수지 화합물들 중의 적어도 하나일 수 있다.
일 실시예에 따르면, 상기 재배선 구조체는 상기 패드로부터 연장되어 상기 상부막 및 하부막을 관통하는 비아홀의 내벽을 덮는다. 이때, 상기 반도체 패키지는, 상기 패키지 유닛들 사이에서, 그 상부 및 하부의 패키지 유닛들의 재배선 구조체들을 전기적으로 연결시키는 연결 소자들을 더 포함한다. 상기 연결 소자는 그 상부 및 하부 패키지 유닛들의 비아홀들 내로 삽입될 수 있다. 이에 더하여, 상기 연결 소자의 용융점은 해당 연결 소자의 위치가 상기 기판으로부터 멀어질수록 낮을 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별 시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 공정 단면도들이다.
도 1을 참조하면, 하부막(10) 상에 반도체 칩(20)이 부착된다. 상기 반도체 칩(20)은 내부 회로에 연결된 적어도 하나의 입출력 패드(이하, 패드)(25)를 구비하며, 상기 패드(25)의 위치는 필요에 따라 다양하게 변형될 수 있다. 상기 반도체 칩(20)은 상술한 전단 공정(front-end process)을 통해 제조되며, 하나의 하부막(10) 상에는 복수개의 반도체 칩들(10)이 부착될 수 있다. 상기 반도체 칩들(20)은 메모리 칩 또는 논리 회로 칩일 수 있다.
상기 하부막(10)은 상기 반도체 칩(20)보다 낮은 모듈러스를 갖는 물질로 형성될 수 있다. 구체적으로, 상기 하부막(10)은 영의 모듈러스(Young's modulus)가 대략 10MPa 내지 대략 1GPa인 물질들 중의 적어도 한가지일 수 있으며, 바람직하게는 영의 모듈러스가 대략 10MPa 내지 대략 100MPa인 물질들 중의 적어도 한가지로 형성된다. 예를 들면, 상기 하부막(10)은 실리콘(silicone)류 화합물들, 고무류 화합물들, 감광성 수지 화합물들 및 합성 수지 화합물들 중의 적어도 하나일 수 있다.
또한, 상기 반도체 칩(20)의 두께(t2)는 대략 10um 내지 대략 100um일 수 있으며, 일 실시예에 따르면, 대략 30um 이하의 두께를 갖는 것이 바람직하다. 한편, 상기 반도체 칩(20)이 이처럼 얇은 두께를 가질 경우, 열적 또는 기계적 스트레스 등에 의해 변형되기 쉽다. 하지만, 상기 하부막(10)이 상술한 것처럼 낮은 모듈러스를 갖는 물질로 형성되는 경우, 이러한 외부의 스트레스에 의한 반도체 칩의 변형은 완화될 수 있다. 실시예들에 따르면, 상기 하부막(10)의 두께(t1)는 대략 5um 내지 1000um일 수 있다.
상기 하부막(10)이 상술한 실리콘(silicone)류 화합물들, 고무류 화합물들, 감광성 수지 화합물들 및 합성 수지 화합물들 중의 하나일 경우, 상기 반도체 칩(20)은 별도의 접착층없이 상기 하부막(10) 상에 부착될 수 있다. 하지만, 다른 실시예에 따르면, 상기 하부막(10)과 상기 반도체 칩(20) 사이에는 이들의 접착을 위한 접착층(도시하지 않음)이 더 형성될 수 있다.
도 2를 참조하면, 상기 반도체 칩(20)이 부착된 하부막(10) 상에, 상부막(30)을 형성한다. 이 경우, 도시된 것처럼, 상기 반도체 칩(20)은 상기 상부막(30) 및 상기 하부막(10)에 의해 밀봉된다.
본 발명에 따르면, 상기 상부막(30) 역시 상기 반도체 칩(20)보다 낮은 모듈러스를 갖는 물질로 형성될 수 있다. 즉, 상기 상부막(30)은 영의 모듈러스(Young's modulus)가 대략 10MPa 내지 대략 1GPa인 물질들 중의 적어도 한가지일 수 있으며, 바람직하게는 영의 모듈러스가 대략 10MPa 내지 대략 100MPa인 물질들 중의 적어도 한가지로 형성된다. 또한, 상기 상부막(30)은 실리콘(silicone)류 화합물들, 고무류 화합물들, 감광성 수지 화합물들 및 합성 수지 화합물들 중의 적어도 하나일 수 있다. 일 실시예에 따르면, 상기 상부막(30)은 상기 하부막(10)과 같은 물질로 형성될 수 있다. 다른 실시예에 따르면, 상기 상부막(30)은 상기 하부막(10)과 다른 물질로 형성될 수 있다.
상기 상부막(30)의 두께(t1)는 대략 5um 내지 1000um일 수 있다. 상술한 것처럼, 상기 반도체 칩(20)은 낮은 모듈러스의 물질로 이루어진 상기 상부막(30) 및 상기 하부막(10)에 의해 밀봉되기 때문에, 외부의 스트레스에 의한 반도체 칩의 변형은 더욱 완화될 수 있을 뿐만 아니라 상기 상부막(30) 또는 상기 하부막(10)으로부터 분리될 가능성은 감소된다. 예를 들면, 상기 하부막(10) 및 상기 상부막(30) 중의 하나 만이 상기 반도체 칩(20)을 덮을 경우, 상기 반도체 칩(20)에 작용하는 중력 또는 상기 반도체 칩(20) 내에서 발생되거나 제조 공정 중에 공급되는 열에 의해, 상기 반도체 칩(20)은 상기 상부막(30) 또는 상기 하부막(10)으로부터 분리될 가능성이 있다. 하지만, 상술한 것처럼 상기 상부막(30) 및 상기 하부막(10)에 의해 밀봉될 경우, 이러한 분리의 가능성은 감소된다.
도 3을 참조하면, 상기 상부막(30) 및 하부막(10)을 패터닝하여, 상기 상부막(30) 및 하부막(10)을 관통하는 비아홀(34) 및 상기 상부막(30)을 관통하여 상기 패드(25)를 노출시키는 패드 개구부(32)를 형성한다.
상기 패터닝 공정은 사진 및 식각 공정을 사용하는 방법, 레이저 천 공(laser drilling), 기계적 천공(mechanical drilling) 및 이온 빔 천공(ion-beam drilling) 중의 한가지 방법을 사용하여 실시될 수 있다. 사진 및 식각 공정을 이용하는 방법은 상기 상부막(30) 상에 상기 비아홀(34) 및 상기 패드 개구부(32)를 정의하는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부막(30) 및 상기 하부막(10)을 식각하는 단계를 포함할 수 있다. 이때, 상기 패드(25)에 대한 식각 손상을 줄이기 위해, 상기 식각 단계는 상기 패드에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시되는 것이 바람직하다. 이 실시예에 따르면, 상기 비아홀(34) 및 상기 패드 개구부(32)는 동시에 형성될 수 있다.
상기 하부막(10) 및 상기 상부막(30)은 상기 반도체 칩(20)(즉, 웨이퍼)에 비해 용이하게 식각될 수 있기 때문에, 상기 웨이퍼를 관통하는 비아홀을 형성하는 단계를 포함하는 종래의 기판 관통 비아(Through substrate via; TSV) 기술에 비해 용이하다. 이러한 용이함에 의해, 본 발명은 종래 기술에 비해 저렴하고, 안정적이면서, 생산성있게 상기 TSV를 형성할 수 있다.
한편, 상기 비아홀들(34)은 상기 반도체 칩(20)의 가장자리로부터 이격되어 상기 반도체 칩(20)의 둘레에 형성될 수 있다. 이때, 상기 비아홀들(34)은 (도 6을 참조하여 이후 설명될 패키지 유닛들의 적층 과정에서) 패키지 유닛들이 서로 전기적 연결될 수 있는 위치들에 형성된다. 즉 상기 비아홀들(34)과 상기 반도체 칩(20) 사이의 간격 및 상기 비아홀들(34)의 위치는 이러한 전기적 연결을 고려하여 결정될 수 있다. 상기 비아홀들(34)의 폭(w)은 대략 10 내지 100um일 수 있다.
도 4를 참조하면, 재배선 공정을 실시하여, 상기 패드(25)의 노출된 상부면에 접속되는 재배선 구조체(40)를 형성한다.
상기 재배선 공정은, 패키지 공정에서의 용이함 등을 위해, 상기 반도체 칩(20)의 패드들(25)에 전기적으로 연결되는 새로운 배선들을 형성하는 공정이다. 상기 재배선 구조체(40)는 이러한 목적에서 형성되는 상기 새로운 배선들로 구성된다. 특히, 적층된 반도체 칩들을 구비하는 패키지 구조체의 경우, 반도체 칩들은 상기 재배선 구조체를 통해 상기 패드들(25)로부터 벗어난 위치에서 전기적으로 연결될 수 있다. 즉, 상기 재배선 구조체(40)을 이용할 경우, 반도체 칩들 사이의 전기적 연결은 상기 패드들(25)의 위치에 의해 제한되지 않기 때문에, 다양하면서 간편한 연결 기술들이 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 재배선 구조체(40)를 형성하는 단계는 상기 비아홀(34) 및 상기 패드 개구부(32)가 형성된 결과물 상에, 상기 재배선 구조체(40)의 모양을 정의하는 주형 개구부(mold opening)를 갖는 주형막을 형성한 후, 전기도금 기술을 사용하여 상기 주형 개구부를 채우는 금속막을 형성하는 단계를 포함할 수 있다. 한편, 상기 금속막을 형성하기 전에, 상기 전기 도금 공정에서 씨드 전극(seed electrode)으로 사용되는 씨드층을 형성하는 단계를 더 포함할 수 있다. 상기 씨드층은 스퍼터링(sputtering) 또는 증발(evaporation) 기술을 사용하여 형성될 수 있다. 이때, 상기 주형막의 두께(즉, 상기 재배선 구조체(40)의 두께)는 대략 1 내지 50 마이크로 미터일 수 있으며, 바람직하게는 2 내지 10 마이크로 미터일 수 있다.
한편, 상기 재배선 구조체(40)의 형성 방법은 상술한 방법에 한정되지 않고, 다양한 다른 방법들을 통해 형성될 수 있다. 예를 들면, 상기 재배선 구조체(40)를 형성하는 단계는 씨드층 및 금속막을 형성한 후, 사진 및 식각 공정을 사용하여 상기 금속막 및 씨드층을 패터닝하는 단계를 포함할 수 있다.
상기 재배선 구조체(40)는 상기 패드(25)로부터 연장되어 상기 비아홀(34)의 내벽을 덮는다. 이때, 상기 재배선 구조체(40)는 도시한 것처럼 상기 비아홀(34)을 완전히 채우지 않을 수 있으며, 또한 상기 하부막(10)의 하부면으로도 연장되어 형성될 수 있다. 다른 실시예에 따르면, 상기 재배선 구조체(40)는 상기 비아홀(34)의 내벽을 덮지만, 상기 하부막(10)의 하부면 상으로는 연장되지 않을 수 있다.
도 5를 참조하면, 상기 재배선 구조체(40) 상에 연결 소자들(connecting element)(50)을 형성한다. 상기 연결 소자들(50)은 볼 범프 제트 기술(ball bump jet technique), 전기 도금 기술(electroplating technique) 및 범프 프린팅 기술(bump printing technique) 중의 한가지 방법을 사용하여 형성될 수 있다. 일 실시예에 따르면, 상기 연결 소자들(50)은 상기 재배선 구조체(40)를 형성하는 공정을 이용하여 형성될 수 있다. 즉, 상기 연결 소자들(50)은 상기 재배선 구조체(40)와 함께 형성될 수도 있다.
한편, 상기 연결 소자들(50)은 상기 비아홀(34)들의 상부 또는 하부에 형성될 수 있다. 일 실시예에 따르면, 도시된 것처럼, 상기 연결 소자들(50)은 상기 비아홀(34) 내로 연장되어 상기 비아홀(34)의 일부를 채울 수 있다. 이 경우, 상기 연결 소자(50)와 상기 재배선 구조체(40) 사이의 접촉 면적이 증가하여 이들 사이의 접촉 저항이 감소될 수 있다. 이에 더하여, 상기 연결 소자(50)가 상기 비아홀(34)의 일부를 채울 경우, 상기 연결 소자(50)는 상기 재배선 구조체(40)에 더욱 견고하게 결합(robustly joint)될 수 있다.
또한, 상술한 것처럼, 상기 하부막(10) 및 상기 상부막(30)은 낮은 모듈러스를 갖는 플렉서블한 물질(flexible material)로 형성되기 때문에, 상기 연결 소자(50)에 인가되는 기계적인 스트레스는 상기 비아홀(34)의 측벽을 통해서 상기 하부막(10) 및 상기 상부막(30)로 흡수될 수 있다. 이러한 스트레스의 흡수에 의해, 본 발명에 따른 패키지 구조체는 증가된 결합 신뢰성을 가질 수 있다.
이어서, 다이싱 공정(dicing process)을 실시하여 상기 하부막(10) 및 상기 상부막(30)을 자름으로써, 상기 반도체 칩들(20)을 분리시킨다. 상기 다이싱 공정에 의해 분리되는, 상기 반도체 칩(20), 상기 상부막(30), 상기 하부막(10), 상기 재배선 구조체(40) 및 상기 연결 소자(50)는 패키지 유닛(100)을 구성한다.
상기 다이싱 공정은 도 5에 도시된 것처럼 반도체 칩(20) 둘레의 분리 영역(SR)을 따라 상기 하부막(10) 및 상기 상부막(30)을 자르는 단계를 포함한다. 이때, 상기 분리 영역(SR)은 반도체 칩들 사이(더 구체적으로는, 서로 다른 반도체 칩들(20)에 연결된 재배선 구조체들(40) 사이)에 위치할 수 있다. 상기 다이싱 공정은 레이저, 톱날 및 칼날 중의 한가지를 사용하여 실시될 수 있다.
도 6을 참조하면, 상기 다이싱 공정을 통해 분리된 패키지 유닛들(100)을 기판(200) 상에 차례로 적층한다. (네개의 패키지 유닛들이 도 6에 예시적으로 도 시되었지만, 상기 패키지 유닛들(100)의 수는 증가 또는 감소될 수 있다.) 상기 기판(200) 상에는 기판 패드들(210)이 배치되고, 상기 패키지 유닛들(100)의 연결 소자들(50)은 상기 기판 패드들(210)에 접속된다. 상기 패키지 유닛(100)과 상기 기판 패드들(210)은 도시된 것처럼 부가적인 연결 소자(55)를 통해 연결될 수도 있다. 상기 기판(200)의 소정 영역에는 외부 전자 장치와의 전기적 연결을 위한 연결 단자들이 형성될 수도 있다.
상기 적층된 패키지 유닛들(100)은 상기 연결 소자들(50) 및/또는 상기 재배선 구조체들(40)을 통해 서로 전기적으로 연결된다. 구체적으로, 도 6에 도시된 것처럼, 하나의 패키지 유닛의 연결 소자(50)는 (그 상부 또는 하부에 배치되는) 다른 패키지 유닛의 재배선 구조체(40)와 전기적으로 연결된다. 이러한 전기적 연결은 상기 연결 소자들(50)을 용융시킨 후 냉각하여, 다른 패키지 유닛의 재배선 구조체(40)에 본딩하는 단계를 포함한다.
한편, 상기 연결 소자(50)는 용융된 상태에서 다른 패키지 유닛(100)에 압착(compressed)됨으로써, 다른 패키지 유닛의 비아홀(34) 내로 삽입될 수 있다. 상기 패키지 유닛들(100)은 상기 연결 소자들(50)에 의해 구조적으로 지지되기 때문에, 상기 패키지 유닛들(100)에 인가되는 스트레스는 상기 연결 소자들(50)로 집중될 수 있다. 하지만, 상술한 것처럼, 상기 하부막(10) 및 상기 상부막(30)은 낮은 모듈러스를 갖는 플렉서블한 물질(flexible material)로 형성되기 때문에, 상기 연결 소자(50)에 인가되는 스트레스는 상기 비아홀(34)의 측벽을 통해서 상기 하부막(10) 및 상기 상부막(30)로 흡수될 수 있다. 이러한 스트레스의 흡수에 의해, 본 발명에 따른 패키지 구조체는 증가된 결합 신뢰성을 가질 수 있다.
일 실시예에 따르면, 상기 패키지 유닛들(100) 각각은 서로 다른 용융점을 갖는 연결 소자들(50)을 구비할 수 있다. 구체적으로, 상기 패키지 유닛(100)의 위치가 상기 기판(200)으로부터 멀어질수록, 그 패키지 유닛(100)의 연결 소자(50)는 더 낮은 용융점을 가질 수 있다. 상기 연결 소자들(50)이 이처럼 다른 용융점을 가질 경우, 불량이 발생하는 패키지 유닛을 선택적으로 교환할 수 있다. 그 결과, 이 실시예에 따른 패키지 구조체의 생산 수율이 증가될 수 있다.
본 발명에 따르면, 불량 유무를 확인하기 위해, 상기 패키지 유닛들(100)은 상기 다이싱 공정 이후에 테스트될 수 있다. 이러한 테스트를 통과한 패키지 유닛들(100) 만이 상기 기판(200) 상에 차례로 적층된다. 한편, 변형된 실시예에 따르면, 상기 연결 구조체들(50)이 형성된 결과물들을 차례로 적층한 후, 상기 다이싱 공정이 실시될 수 있다. 구체적으로, 다이싱 공정이 실시되기 이전 상태의 결과물을 상기 기판(200) 상에 형성하는 공정을 반복적으로 실시한 후, 상기 다이싱 공정이 실시될 수 있다. 이 경우, 상기 패키지 유닛들은 테스트되지 않은 상태로 패키지되기 때문에, 결과적인 패키지 구조체의 생산 수율이 앞선 실시예의 그것에 비해 감소될 수 있다.
도 7 및 도 8은 본 발명의 다른 실시예들에 따른 반도체 패키지의 제조 방법들을 설명하기 위한 공정 단면도들이다. 이들 실시예들은 도 1 내지 도 6을 참조하여 설명된 실시예와 유사하므로, 간결한 설명을 위해, 아래에서는 중복되는 내용에 대한 설명은 생략한다.
도 7을 참조하면, 이 실시예에 따른 패키지 구조체의 패키지 유닛들(100a, 100b, 100c, 100d)은 서로 다른 크기 또는 서로 다른 종류의 반도체 칩들(20a, 20b, 20c, 20d)을 구비할 수 있다. 이 경우, 메모리 칩들 및 논리 회로 칩들이 혼용된 이멤엘(EML; embedded memory logic)을 용이하게 구현할 수 있다.
도 8을 참조하면, 이 실시예에 따른 패키지 구조체에 따르면, 상기 기판(200)에는, 각 패키지 유닛(100)의 하부막(10)이 아니라 상부막(30)이 더 인접하게 부착된다. 결과적으로, 이 실시예에 따르면, 도 6 및 도 8을 참조하여 설명된 패키지 구조체의 패키지 유닛들(100)은 뒤집혀진 상태로 상기 기판(200) 상에 적층된다. 이 경우, 상기 패키지 유닛(100)은 상기 부가적인 연결 소자(50)없이 상기 기판 패드(210)에 본딩될 수 있다.
도 9 및 도 10은 본 발명에 따른 반도체 패키지들 및 그 제조 방법을 도시하는 단면도들이다. 이들 실시예들은 앞서 설명된 실시예들과 유사하므로, 간결한 설명을 위해, 아래에서는 중복되는 내용에 대한 설명은 생략한다.
도 8 및 도 9를 참조하면, 상기 기판(200) 상에는 상기 적층된 패키지 유닛들(100)을 덮는 보호막(90)이 형성된다. 상기 보호막(90)은 외부 충격 또는 오염 물질들로부터 상기 패키지 유닛들(100)을 보호한다.
이에 더하여, 이 실시예에 따르면, 상기 패키지 유닛들(100) 사이에는 언더필층(80)이 배치될 수 있다. 상기 연결 소자들(50), 상기 기판(200), 상기 상부막(30) 및 상기 하부막(10)은 서로 다른 열팽창계수를 가질 수 있으며, 이러한 열팽창계수의 차이에 의해, 상기 연결 소자(50)에는 스트레스가 인가될 수 있다. 이 러한 열팽창계수의 차이에 따른 스트레스를 줄이기 위해, 상기 언더필층(80)은 중간적인 열팽창계수(intermediate thermal expansion coefficient)를 갖는 물질로 형성될 수 있다. 이에 더하여, 상기 언더필층(80)은 상기 패키지 유닛들(100)을 구조적으로 지지할 수 있다.
일 실시예에 따르면, 상기 언더필층(80)은 콜로이드 또는 젤리 상태의 물질 또는 상기 상부막(30) 또는 상기 하부막(10)보다 낮거나 같은 모듈러스를 갖는 물질로 형성될 수 있다.
도 10을 참조하면, 상기 적층된 패키지 유닛들(100)을 덮는 보호막(90)이 형성된다. 하지만, 이 실시예에 따르면, 도 9에 도시된 실시예와 달리, 상기 패키지 유닛들(100) 사이에는 상기 언더필층(80)이 형성되지 않고 빈 공간으로 남겨질 수 있다.
한편, 도 8을 참조하여 설명된 패키지 구조체가 도 9 및 도 10을 참조하여 설명된 실시예들에서 사용되었지만, 도 6 및 도 7을 참조하여 설명된 패키지 구조체들 역시 도 9 및 도 10을 참조하여 설명된 실시예들을 위해 사용될 수 있다.
본 발명에 따르면, 반도체 칩은 낮은 모듈러스를 갖는 물질로 형성되는 상부막 및 하부막에 의해 둘러싸인다. 이에 따라, 열적 또는 기계적 스트레스들은 상기 상부막 및/또는 하부막에 의해 흡수될 수 있다. 그 결과, 상기 반도체 칩들을 연결하는 연결 소자에 스트레스가 집중됨으로써 초래되는 결합 신뢰성의 감소를 예방할 수 있다.
또한, 상기 상부막 및 하부막은 플렉서블한 물질들로 형성되기 때문에, 본 발명에 따른 패키지 구조체는 외력(external force)에 의한 결합 신뢰성의 감소가 우려되는 전자 제품들에서 유용하다. 이에 더하여, 반도체 칩에 작용하는 중력 또는 반도체 칩 내에서 발생되거나 제조 공정 중에 공급되는 열은 상기 반도체 칩을 상부막 또는 하부막으로부터 분리시키는 요인으로 작용할 수 있다. 하지만, 본 발명에 따르면, 상술한 것처럼 반도체 칩이 상부막 및 하부막에 의해 둘러싸이기 때문에, 이러한 분리는 예방될 수 있다.

Claims (22)

  1. 하부막 및 상부막 사이에 개재된 반도체 칩을 포함하는 패키지 유닛들을 형성하는 단계; 및
    상기 패키지 유닛들을 기판 상에 차례로 적층하는 단계를 포함하되,
    상기 하부막 및 상부막은 상기 반도체 칩보다 낮은 모듈러스(modulus)를 갖는 물질로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부막 및 상부막은 10MPa 내지 1GPa의 모듈러스(modulus)를 갖는 물질들 중의 한가지로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서,
    상기 하부막 및 상부막은 실리콘(silicone)류 화합물들, 고무류 화합물들, 감광성 수지 화합물들 및 합성 수지 화합물들 중의 적어도 하나인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부막 및 상부막은 10um 내지 1000um의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 반도체 칩은 10um 내지 100um의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 패키지 유닛을 형성하는 단계는
    상기 하부막 상에, 패드를 구비하는 적어도 하나의 상기 반도체 칩을 부착하는 단계;
    상기 하부막 상에, 상기 반도체 칩을 덮는 상기 상부막을 형성하는 단계;
    상기 상부막 및 상기 하부막을 패터닝하여, 상기 패드를 노출시키는 패드 개구부 및 상기 상부막 및 상기 하부막을 관통하는 비아홀을 형성하는 단계; 및
    상기 패드에 접촉하면서, 적어도 상기 비아홀의 내벽을 덮는 재배선 구조체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 패드 개구부 및 상기 비아홀을 형성하는 단계는 사진 및 식각 공정을 사용하는 방법, 레이저 천공(laser drilling), 기계적 천공(mechanical drilling) 및 이온 빔 천공(ion-beam drilling) 중의 한가지 방법을 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 6 항에 있어서,
    상기 패키지 유닛을 형성하는 단계는, 상기 재배선 구조체를 형성한 후, 상기 재배선 구조체에 접촉하는 연결 소자(connecting element)를 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 연결 소자를 형성하는 단계는 볼 범프 제트 기술, 전기 도금 기술 및 범프 프린팅 기술 중의 한가지를 사용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 8 항에 있어서,
    상기 연결 소자는 상기 비아홀의 상부 또는 하부에 형성되어, 상기 비아홀의 일부를 채우는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 8 항에 있어서,
    상기 패키지 유닛들을 차례로 적층하는 단계는 상기 패키지 유닛의 연결 소자를 다른 패키지 유닛의 재배선 구조체와 본딩하는 단계를 포함하되,
    상기 본딩하는 단계는 상기 패키지 유닛의 연결 소자를 용융시키어 용융된 연결 소자를 다른 패키지 유닛의 비아홀 내에 삽입하는 단계를 포함하는 것을 특징 으로 하는 반도체 패키지의 제조 방법.
  12. 제 8 항에 있어서,
    상기 패키지 유닛의 연결 소자의 용융점은 해당 패키지 유닛의 위치가 상기 기판으로부터 멀어질수록 낮아지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 6 항에 있어서,
    상기 패키지 유닛을 형성하는 단계는 상기 기판 상에 상기 패키지 유닛들을 적층하기 전에 상기 패키지 유닛들을 분리시키는 다이싱 공정을 실시하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  14. 제 13 항에 있어서,
    상기 다이싱 공정은 레이저, 톱날 및 칼날 중의 한가지를 사용하여, 상기 반도체 칩의 재배선 구조체의 외곽에서 상기 상부막 및 하부막을 자르는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 기판 상에 차례로 적층된 패키지 유닛들을 포함하되,
    상기 패키지 유닛들 각각은
    패드를 구비하는 반도체 칩;
    상기 반도체 칩을 둘러싸는 하부막 및 상부막; 및
    상기 상부막을 관통하여 상기 패드에 접속하는 재배선 구조체를 포함하되,
    상기 반도체 칩은 상기 재배선 구조체 및 상기 반도체 칩보다 낮은 모듈러스를 갖는 상기 상부막 및 상기 하부막에 의해 둘러싸이는 것을 특징으로 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 하부막 및 상부막은 10MPa 내지 1GPa의 모듈러스(modulus)를 갖는 물질들 중의 한가지인 것을 특징으로 하는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 하부막 및 상부막은 실리콘(silicone)류 화합물들, 고무류 화합물들, 감광성 수지 화합물들 및 합성 수지 화합물들 중의 적어도 하나인 것을 특징으로 하는 반도체 패키지.
  18. 제 15 항에 있어서,
    상기 하부막 및 상부막은 각각 10um 내지 1000um의 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  19. 제 15 항에 있어서,
    상기 반도체 칩은 10um 내지 100um의 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  20. 제 15 항에 있어서,
    상기 재배선 구조체는 상기 패드로부터 연장되어 상기 상부막 및 하부막을 관통하는 비아홀의 내벽을 덮고,
    상기 반도체 패키지는, 상기 패키지 유닛들 사이에서, 그 상부 및 하부의 패키지 유닛들의 재배선 구조체들을 전기적으로 연결시키는 연결 소자들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  21. 제 20 항에 있어서,
    상기 연결 소자는 그 상부 및 하부 패키지 유닛들의 비아홀들 내로 삽입되는 것을 특징으로 하는 반도체 패키지.
  22. 제 20 항에 있어서,
    상기 연결 소자의 용융점은 해당 연결 소자의 위치가 상기 기판으로부터 멀어질수록 낮은 것을 특징으로 하는 반도체 패키지.
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