KR20000059938A - 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법 - Google Patents

웨이퍼 상태에서의 칩 스케일 패키지 제조 방법 Download PDF

Info

Publication number
KR20000059938A
KR20000059938A KR1019990007882A KR19990007882A KR20000059938A KR 20000059938 A KR20000059938 A KR 20000059938A KR 1019990007882 A KR1019990007882 A KR 1019990007882A KR 19990007882 A KR19990007882 A KR 19990007882A KR 20000059938 A KR20000059938 A KR 20000059938A
Authority
KR
South Korea
Prior art keywords
layer
chip
metal wiring
forming
wafer
Prior art date
Application number
KR1019990007882A
Other languages
English (en)
Other versions
KR100526061B1 (ko
Inventor
장동현
강사윤
권용환
김남석
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR10-1999-0007882A priority Critical patent/KR100526061B1/ko
Publication of KR20000059938A publication Critical patent/KR20000059938A/ko
Application granted granted Critical
Publication of KR100526061B1 publication Critical patent/KR100526061B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

본 발명은 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법에 관한 것으로서, 반도체 웨이퍼 위에 칩 패드 재배열을 위한 금속 배선층을 형성하기 전에 형성되는 하부 절연층을 그 금속 배선층의 아래에만 형성하여 칩 스케일 패키지의 신뢰성을 향상시키기 위한 것이다. 본 발명의 제조 방법에 의하면, 금속 배선층이 형성될 불활성층 위에만 절연 패턴층이 형성된다. 다음으로 패드 재배열을 위한 금속 배선층이 칩 패드와 절연 패턴층 위에 형성되고, 금속 배선층, 절연 패턴층 및 불활성층을 소정의 두께로 덮는 절연층이 형성된다. 절연 패턴층은 폴리이미드, 엘라스토머 중의 어느 하나로, 절연층으로는 폴리이미드, 벤조 사이클로 부텐 중의 어느 하나로 형성하는 것이 바람직하다. 그리고, 절연층에는 볼 패드가 형성되며, 이 볼 패드에는 솔더 볼이 형성된다. 본 발명의 제조 방법은 기존의 웨이퍼 제조 설비와 공정들을 이용하기 때문에 패키지 제조에 추가로 소요되는 원부자재를 최소화할 수 있고 제조 단가를 절감할 수 있다.

Description

웨이퍼 상태에서의 칩 스케일 패키지 제조 방법{Method for manufacturing chip scale package at wafer level}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 웨이퍼 위에 칩 패드 재배열을 위한 금속 배선층을 형성하기 전에 형성되는 하부 절연층을 그 금속 배선층의 아래에만 형성하여 칩 스케일 패키지의 신뢰성을 향상시킬 수 있는 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다. 칩 스케일 패키지(또는 칩 사이즈 패키지)는 근간에 개발되어 제안되고 있는 새로운 패키지 유형으로서, 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있다. 칩 스케일 패키지의 가장 큰 장점은 바로 패키지의 크기이다. JEDEC(Joint Electron Device Engineering Council), EIAJ(Electronic Industry Association of Japan)와 같은 국제 반도체 협회의 정의에 따르면, 칩 스케일 패키지는 칩 크기의 1.2배 이내의 패키지 크기를 가진다.
칩 스케일 패키지는 디지털 캠코더, 휴대 전화기, 노트북 컴퓨터, 메모리 카드 등과 같이 소형화, 이동성이 요구되는 제품들에 주로 사용되며, DSP(digital signal processor), ASIC(application specific integrated circuit), 마이크로 컨트롤러(micro controller) 등과 같은 반도체 소자들이 칩 스케일 패키지 안에 실장된다. 또한, DRAM(dynamic random access memory), 플래쉬 메모리(flash memory) 등과 같은 메모리 소자를 실장한 칩 스케일 패키지의 사용도 점점 확산 일로에 있다. 현재는 전 세계적으로 약 50개 이상의 각종 칩 스케일 패키지들이 개발되거나 생산되고 있는 실정이다.
그러나, 칩 스케일 패키지가 크기 면에서 절대적인 이점을 가지고 있는 반면, 아직까지는 기존의 플라스틱 패키지에 비하여 여러모로 단점들을 안고 있는 것도 사실이다. 그 중의 하나는 신뢰성의 확보가 어렵다는 점이며, 다른 하나는 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비가 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 점이다.
예를 들면, Sandia사의 mBGA(mini ball grid array)의 경우, 2중의 절연층이 칩 상에 형성되는데 이때 폴리이미드 재질의 하부 절연층이 웨이퍼의 전면에 형성되기 때문에, 하부 절연층 자체의 수축에 따른 스트레스가 웨이퍼의 전면에 전달되어 제조 완료된 패키지의 신뢰성을 떨어뜨릴 수 있다.
따라서, 본 발명의 목적은 하부 절연층을 금속 배선층이 형성되는 아래에만 형성하여 높은 신뢰성을 보장할 수 있는 칩 스케일 패키지의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 웨이퍼 상태에서 기존의 웨이퍼 제조 설비 및 공정들을 활용하고 원부자재의 추가 부담을 최소화하여 패키지의 제조 단가를 낮추기 위한 것이다.
도 1 내지 도 14는 본 발명에 따른 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법의 실시예에 대한 각 공정들을 나타내는 도면들로서,
도 1은 본 발명에 따른 칩 스케일 패키지 제조에 사용되는 반도체 웨이퍼의 개략적인 평면도,
도 2 및 도 3은 웨이퍼 제조가 완료된 상태를 나타내는 평면도 및 단면도,
도 4 및 도 5는 하부 절연층의 형성 단계를 나타내는 평면도 및 단면도,
도 6은 금속층의 형성 단계를 나타내는 단면도,
도 7은 감광막의 형성 단계를 나타내는 단면도,
도 8은 금속층의 식각 단계를 나타내는 단면도,
도 9 및 도 10은 감광막의 제거 단계를 나타내는 평면도 및 단면도,
도 11은 상부 절연층의 형성 단계를 나타내는 단면도,
도 12는 볼 패드의 형성 단계를 나타내는 단면도,
도 13 내지 도 15는 솔더 볼의 형성 단계를 나타내는 평면도 및 단면도,
도 16은 제조 완료된 웨이퍼로부터 분리된 개별 패키지를 개략적으로 도시한 평면도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 웨이퍼 기판 12 : 칩 패드
14 : 불활성층 16 : 금속층
17 : 금속 배선층 18 : 감광막
22 : 볼 패드 24 : 절연 패턴층
26 : 절연층 32 : 솔더 볼
40 : 반도체 웨이퍼 50 : 집적회로 칩
52 : 칩 절단영역 90 : 칩 스케일 패키지
상기 목적을 달성하기 위하여, 본 발명은 반도체 웨이퍼 위에 칩 패드 재배열을 위한 금속 배선층을 형성하기 전에 형성되는 절연층을 그 금속 배선층의 아래에만 형성하여 칩 스케일 패키지의 신뢰성을 향상시킬 수 있는 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법을 제공한다.
본 발명의 칩 스케일 패키지 제조 방법에 따르면, 우선 통상적인 웨이퍼 제조 공정을 통하여 웨이퍼 기판에 집적회로들이 형성되어 복수개의 집적회로 칩들을 이루는 반도체 웨이퍼가 제공된다. 웨이퍼 기판의 상부면에는 집적회로들과 전기적으로 연결된 칩 패드들과, 집적회로들을 보호하기 위한 불활성층이 형성되어 있다.
다음 단계는 불활성층 위에 소정의 두께를 가지는 절연층을 형성하되, 소정의 패턴을 이루는 금속 배선층이 형성될 상기 불활성층 위에만 절연 패턴층을 형성한다.
절연 패턴층으로는 폴리이미드와 엘라스토머 중의 어느 하나로 형성하는 것이 바람직하다. 연 패턴층의 두께는 2㎛ 내지 50㎛가 바람직하며, 형성될 금속 배선층보다는 폭이 널게 형성하는 것이 바람직하다.
절연 패턴층의 형성 단계에 이어 칩 패드들과 절연 패턴층 위에 칩 패드들과 전기적으로 연결되고 소정의 패턴을 이루는 금속 배선층을 형성한다. 금속 배선층은 칩 패드들과 절연 패턴층 위에 전면 증착된 금속층이 소정의 패턴으로 식각됨으로써 얻어진다. 금속 배선층은 알루미늄 또는 구리 중의 어느 하나로 이루어지며, 통상적인 웨이퍼의 금속층보다 두꺼운 1㎛ 내지 10㎛의 두께를 가진다.
금속 배선층을 형성하고 나면, 금속 배선층과 절연 패턴층 및 불활성층 위에 소정의 두께를 가지는 상부 절연층을 입힌다. 그리고 상부 절연층의 일부를 제거함으로써 금속 배선층의 일부가 외부로 드러난 볼 패드를 형성한다. 볼 패드는 금속 배선층의 패턴을 통하여 칩 패드의 위치와 다르게 형성될 수 있다. 즉, 패드들의 위치가 재배열된다. 본 발명의 바람직한 실시예에 의하면, 칩 패드들은 각각의 집적회로 칩의 가장자리에 열을 지어 형성되고, 볼 패드들은 각각의 집적회로 칩의 중앙 쪽에 격자형으로 배치된다.
상부 절연층으로는 폴리이미드와 벤조 사이클로 부텐 중의 어느 하나로 형성하는 것이 바람직하다. 상부 절연층의 두께는 2㎛ 내지 50㎛가 바람직하다.
상부 절연층을 형성하고 나면, 볼 패드에 솔더 볼을 형성하여 금속 배선층과 전기적으로 연결되도록 한 후, 칩 절단영역을 따라 웨이퍼를 절단하여 칩들을 분리함으로써 개별 칩 스케일 패키지를 얻는다.
금속 배선층 형성 단계 직전에 금속 배선층의 접착층, 확산 장벽층, 도금 기초층으로 이용될 금속 기저층을 미리 형성할 수 있다. 그리고, 솔더 볼의 형성 단계 직전에 금속 기저층을 미리 형성할 수도 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
잘 알려져 있는 바와 같이, 통상적인 웨이퍼 제조 공정을 통하여 반도체 웨이퍼(semiconductor wafer)가 제조되면 웨이퍼로부터 개별 칩을 분리하여 패키지 조립 공정을 거치게 된다. 패키지 조립 공정은 웨이퍼 제조 공정과는 다른 설비와 원부자재를 필요로 하는 전혀 별개의 공정이다. 그러나, 본 발명은 웨이퍼 수준에서, 즉 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서 완전한 제품으로서의 패키지를 제조할 수 있다. 그리고 패키지를 제조하는데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조 설비, 공정들을 이용할 수 있다. 이는 패키지를 제조하기 위하여 추가로 소요되는 원부자재를 최소화할 수 있음을 의미하기도 한다. 이와 같은 이유들 때문에, 본 발명에 의하여 제공되는 패키지 제조 방법은 제조 단가의 절감을 실현할 수 있는 것이다.
도 1 내지 도 15는 본 발명에 따른 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법의 실시예에 대한 각 공정들을 나타내는 도면들로서, 도 1은 본 발명에 따른 칩 스케일 패키지 제조에 사용되는 반도체 웨이퍼의 개략적인 평면도이다. 특히, 도 13 내지 도 15는 실시예에 따른 제조 완료된 패키지를 보여주는 도면이고, 도 16은 웨이퍼로부터 분리된 개별 패키지를 개략적으로 도시한 평면도이다.
도 1에 도시된 바와 같이, 실리콘과 같은 웨이퍼 기판(10; wafer substrate)에는 일반적으로 웨이퍼 제조 공정을 통해 소정의 집적회로들이 형성된다. 웨이퍼 기판(10)에 집적된 회로들이 복수개의 집적회로 칩(50)을 구성하고, 이웃하는 집적회로 칩(50)들 사이에 회로들이 형성되지 않은 영역이 칩 절단영역(52; scribe line)이라는 것은 잘 알려져 있는 사실이다. 그리고, 집적회로 칩(50)을 이루는 집적회로가 본 발명을 이해하는데 반드시 필요한 것은 아니다. 따라서, 집적회로는 본 명세서 및 도면에 개시하지 않는다.
도 2 및 도 3에 도시된 바와 같이, 반도체 웨이퍼(40)의 기판(10) 상부면에는 집적회로(도시되지 않음)와 전기적으로 연결된 칩 패드(12; chip pad)가 형성된다. 또한 불활성층(14; passivation layer)이 웨이퍼 기판(10) 상부면과 칩 패드(12) 가장자리를 뒤덮고 있어서, 웨이퍼 기판(10) 내부의 집적회로들이 외부 환경으로부터 보호된다. 칩 패드(12)는 보통 알루미늄(Al)으로 되어 있으며, 불활성층(14)은 산화막 또는 질화막이다.
도 1에는 반도체 웨이퍼(40)의 개략적인 모습이 나타나 있다. 도 1에 나타난 바와 같이, 복수개의 반도체 칩(50)들이 하나의 웨이퍼(40)를 구성하고 있으며, 도 2부터 도 15까지의 도면은 그 중의 극히 일부를 나타낸 것에 불과하다. 개별 칩(50)의 개략적인 모습은 도 16에 도시하였다. 도 16에서 볼 수 있듯이, 칩 패드(12)들은 집적회로 칩(50)의 가장자리에 열을 지어 형성된다. 그러나 칩 패드(12)의 위치가 반드시 집적회로 칩의 가장자리에 한정되는 것은 아니다.
웨이퍼(40)가 본 실시예의 제조 공정에 제공되면, 도 4 및 도 5에 도시된 바와 같이, 불활성층(14) 위에 절연층(dielectric layer)을 형성하되 소정의 패턴을 이루는 금속 배선층(도 9의 17)이 형성될 불활성층(14) 위에만 절연층(24; 이하, 절연 패턴층)을 형성한다. 즉, 웨이퍼(40)의 전면에 소정의 두께로 절연층을 형성한 이후에, 사진 공정에 의해 절연 패턴층(24; dielectric trace layer)을 형성한다.
절연 패턴층(24)으로는 솔더 접합 내구수명을 향상시킬 수 있도록 응력 흡수가 잘되는 유기물인 폴리이미드(polyimide) 또는 엘라스토머(elastomer)로 형성하는 것이 바람직하다. 절연 패턴층(24)의 두께는 2㎛ 내지 50㎛가 바람직하며, 그 범위 내에서 적절하게 선택할 수 있다. 절연 패턴층(24)으로 유기물을 사용할 경우 통상적인 스핀 코팅(spin coating) 방법에 의해 형성된다.
한편, 본 발명의 실시예에서 금속 배선층(도 9의 17)이 형성될 불활성층(14) 위에만 절연 패턴층(24)을 형성한 이유는 금속 배선층에 위에 형성된 절연층에 솔더 볼이 형성되는 단계(도 13 내지 도 15와 관련된 설명)에서 설명하겠다.
다음으로 도 6에 도시된 바와 같이 금속층(16)을 웨이퍼(40) 전면에 증착한다. 금속층(16)은 칩 패드(12), 불활성층(14) 및 절연 패턴층(24)을 모두 덮게 된다. 따라서 금속층(16)은 칩 패드(12)와 전기적으로 연결된다. 이때, 금속층(16)의 두께는 웨이퍼(40)의 집적회로를 구성하는 통상적인 금속층보다 두꺼우며, 대략 1㎛ 내지 10㎛이다. 알루미늄(Al) 또는 구리(Cu)가 금속층(16)의 재료로 사용될 수 있다.
금속층(16)을 배선으로 사용하기 위해서는 소정의 패턴으로 식각하여야 한다. 따라서, 금속층(16) 위에 감광막(18; photoresist)을 입히고 도 7에 도시된 바와 같이 소정의 감광막(18) 패턴을 형성하는 통상의 사진 공정을 진행한 후, 금속층(16)을 식각한다. 도 8은 식각에 의하여 형성된 금속층(17), 즉 금속 배선층(17)의 패턴을 보여주고 있다. 금속 배선층(17)이 형성되고 나면, 도 9 및 도 10에서처럼 감광막(도 8의 18)을 제거한다. 이때, 전술된 바와 같은 금속 배선층(17)은 칩 패드(12)와 절연 패턴층(24) 위에만 형성된다. 한편, 금속 배선층(17)의 패턴은 어떻게 패드를 재배열할 것인가에 따라 임의로 형성할 수 있다. 물론, 금속 배선층(17)의 패턴에 따라 그 아래의 절연 패턴층(24)을 형성하여야 한다. 절연 패턴층(24) 상에 금속 배선층(17)이 형성될 수 있도록 형성될 금속 배선층(17)에 비하여 절연 패턴층(24)을 좀더 널게 형성하는 것이 바람직하다.
도시되지는 않았지만, 금속 배선층(17)을 형성하기 전에 금속 배선층(17)의 접착층, 확산 장벽층, 도금 기초층으로 이용될 금속 기저층(under bump metal; UBM)을 칩 패드(12)와 절연 패턴층(24) 상에 형성한다. 금속 기저층으로 티타늄/구리(Ti/Cu), 티타늄/티타늄-구리/구리(Ti/Ti-Cu/Cu), 크롬/크롬-구리/구리(Cr/Cr-Cu/Cu), 티타늄텅스텐/구리(TiW/Cu), 알루미늄/니켈/구리(Al/Ni/Cu), 알루미늄/니켈바나듐/구리(Al/NiV/Cu) 등을 사용할 수 있다.
감광막이 제거된 후에는 웨이퍼(40) 전면에 다시 절연층(26; 이하 상부 절연층)을 소정의 두께로 입힌다. 즉, 도 11에 도시된 바와 같이 상부 절연층(26)은 금속 배선층(17)과 앞서 형성된 불활성층(14)과 절연 패턴층(24)을 모두 덮게 된다. 상부 절연층(26)은 집적회로 칩에 가해지는 충격을 완화시켜 집적회로 칩을 보호할 뿐만 아니라, 일반적으로 사용되는 배선기판의 역할을 대신할 수 있다. 또한, 본 발명의 상부 절연층(26)은 솔더 볼을 채용하는 패키지의 공통적인 문제점인 솔더 접합 내구수명 저하의 문제를 개선시킨다. 따라서, 상부 절연층(26)으로는 흡습에 대한 저항성이 우수하며, 높은 절연성, 고온에서의 안정성, 낮은 수축률 등의 특성을 가지는 물리적, 화학적 성질이 우수한 유기물을 사용하는 것이 바람직하다. 예를 들어, 폴리이미드 또는 펜조 사이클로 부텐(benzo cyclo butene; BCB)과 같은 유기물을 사용하여 2㎛ 내지 50㎛ 두께로 상부 절연층(26)을 형성하는 것이 바람직하다.
한편, 상부 절연층(26)의 특정 부분, 즉 솔더 볼(도 14의 32)이 형성되길 원하는 부분은 도 12에 도시된 것처럼 사진 공정에 의해 제거한다. 이렇게 상부 절연층(26)이 제거된 부분을 통하여 밖으로 드러난 금속 배선층을 볼 패드(22; ball pad)라 한다. 볼 패드(22)는 금속 배선층(17)을 통하여 칩 패드(12)와 연결되기 때문에, 볼 패드(22)의 위치는 칩 패드(12)의 위치와 얼마든지 다르게 형성할 수 있다. 즉, 패드들의 위치가 재배열된다. 예를 들어, 도 15에서와 같이, 칩(50) 가장자리에 형성된 칩 패드(12)들과 달리, 볼 패드(22)들은 칩(50)의 중앙 쪽에 격자형으로 배치할 수 있다.
다음으로 도 13 내지 도 15에 도시된 바와 같이 볼 패드(22)에 솔더 볼(32)을 형성한다. 즉, 볼 패드(22)에 플럭스(flux)를 도포한 후 구형의 솔더 볼을 올리고 리플로우(reflow)시킴으로써 솔더 볼(32)이 형성된다. 솔더 볼(32)은 볼 패드(22)를 통하여 금속 배선층(17)과 칩 패드(12)와 전기적으로 연결된다. 이때의 솔더 볼(32)은 볼 배치(ball placement) 방법으로 형성하였지만, 도금(plating), 스텐실 프린팅(stencil printing), 메탈젯(metaljet) 방법에 의해서도 형성될 수 있다. 도금 방법은 볼 패드에 전술된 바와 같은 금속 기저층을 형성한 후에 감광막을 이용한 도금으로 솔더 범프(solder bump)를 형성하고, 다시 솔더 범프를 리플로우시켜 솔더 볼을 형성한다. 스텐실 프린팅 방법은 마스크(mask)를 사용하여 솔더 페이스트를 인쇄하는 방법이고, 메탈젯 방법은 용융된 액상의 솔더를 직접 뿌리는 방법이다.
한편, 본 발명의 실시예에서는 금속 배선층(17)이 형성될 불활성층(14) 위에만 절연 패턴층(24)을 형성한 이유는, 금속 배선층(17)에 작용하는 응력을 최소화하기 위해서이다. 즉, 종래와 같이 금속 배선층의 상하면에 형성되는 절연층이 칩의 전면에 형성될 경우에 패키지에 열적 스트레스를 가하는 신뢰성 테스트을 진행할 경우, 금속 배선층을 사이에 두고 상부 및 하부의 절연층의 수축과 팽창에 따른 응력은 계면에 형성된 금속 배선층에 작용하여 금속 배선층을 손상시켜 제조 완료된 패키지의 신뢰성을 떨어뜨릴 수 있다.
하지만, 본 발명의 실시예에서와 같이 하부 절연층의 형성이 실질적으로 필요한 부분인 금속 배선층(17)이 형성될 부분에만 절연층인 절연 패턴층(24)을 남겨두고 그외의 부분을 제거하고, 금속 배선층(17)을 포함한 절연 패턴층(24) 사이와 위에 소정의 두께로 절연층(26)을 형성하면, 절연층(26)이 금속 배선층(17)을 포함한 절연 패턴층(24)을 둘러싸고 있는 구조를 갖는다. 즉, 도 15에 도시된 바와 같이 절연층(26) 내부의 사이사이에 금속 배선층(17)을 포함한 절연 패턴층(26)이 형성된 구조를 갖는다.
따라서, 제조 완료된 패키지에 열적 스트레스를 가하더러도 금속 배선층(26)에 작용하는 응력이 절연 패턴층(24)과 절연층(26) 사이의 계면에서 상쇄되며, 특히 도 16에 도시된 바와 같이 금속 배선층(17)을 포함한 절연 패턴층(24)이 제조된 칩 스케일 패키지(90)의 전면에 균일하게 분포하기 때문에, 금속 배선층(17)에 작용하는 응력을 최소할 수 있어 제조 완료된 패키지의 신뢰성을 향상시킬 수 있다.
지금까지 설명한 단계들을 따라 웨이퍼 상태에서 패키지 제조가 완료되면, 칩 절단영역(도 1의 52)을 따라 반도체 웨이퍼를 절단하여 칩들을 분리하게 된다. 따라서, 완성된 개별 패키지들이 웨이퍼로부터 분리된다. 이 웨이퍼 절단 공정은 통상적인 웨이퍼 절단 방식을 이용할 수 있다. 패키지 제조 완료 후, 웨이퍼로부터 분리된 개별 패키지(90)가 도 16에 개략적으로 도시되어 있다. 도 16는 금속 배선층(17)을 통한 패드들의 위치 재배열과, 금속 배선층(17)의 아래에만 형성되는 절연 패턴층(24)을 부각시키기 위하여 나머지 구성요소들의 도시를 생략하였다.
이상 설명한 바와 같이, 본 발명의 칩 스케일 패키지 제조 방법은 기존의 웨이퍼 제조 설비와 공정들을 이용하여 웨이퍼 상태에서 패키지 제조를 마칠 수 있다. 따라서, 패키지를 제조하기 위하여 추가로 소요되는 원부자재를 최소화할 수 있으며, 패키지의 제조 단가를 절감할 수 있다.
또한, 절연층 사이에 금속 배선층을 포함한 절연 패턴층이 형성되기 때문에, 금속 배선층에 작용하는 응력을 최소하여 제조 완료된 패키지의 신뢰성을 향상시킬 수 있다.
그리고, 본 발명의 칩 스케일 패키지 제조 방법은 벤조 사이클로 부텐, 폴리이미드, 엘라스토머와 같은 유기 절연물질을 웨이퍼 위에 직접 형성하여 절연층을 만들기 때문에, 별도의 배선기판을 제조하여 사용할 필요가 없으며, 외부로부터 가해지는 충격으로부터 효과적으로 칩을 보호할 수 있다.

Claims (10)

  1. (a) 웨이퍼 제조 공정을 통하여 웨이퍼 기판에 집적회로들이 형성되고, 상기 집적회로들과 전기적으로 연결된 칩 패드들과 상기 집적회로들을 보호하기 위한 불활성층이 상기 웨이퍼 기판의 상부면에 형성되어, 복수개의 집적회로 칩들과 상기 집적회로 칩들 사이의 칩 절단영역을 이루는 반도체 웨이퍼를 제공하는 단계와;
    (b) 상기 불활성층 위에 소정의 두께를 가지는 절연층을 형성하되, 소정의 패턴을 이루는 금속 배선층이 형성될 상기 불활성층 위에만 절연 패턴층을 형성하는 단계와;
    (c) 상기 칩 패드들과 상기 절연 패턴층 위에 상기 칩 패드들과 전기적으로 연결되고 소정의 패턴을 이루는 금속 배선층을 형성하는 단계와;
    (d) 상기 금속 배선층과 상기 불활성층 및 상기 절연 패턴층 위에 소정의 두께를 가지는 상부 절연층을 입힌 후, 상기 금속 배선층의 일부가 외부로 드러나도록 상기 상부 절연층의 일부를 제거하여 볼 패드를 만드는 상부 절연층을 형성하는 단계와;
    (e) 상기 볼 패드에 솔더 볼을 형성하여 상기 금속 배선층과 전기적으로 연결되도록 하는 단계; 및
    (f) 상기 칩 절단영역을 따라 상기 반도체 웨이퍼를 절단하여 각각의 집적회로 칩들을 분리함으로써 개별 칩 스케일 패키지를 얻는 단계;를 포함하며,
    상기 볼 패드들은 상기 금속 배선층의 패턴을 통하여 상기 칩 패드들의 위치와 다르게 재배열되며, 상기 절연 패턴층은 폴리이미드와 엘라스토머 중의 어느 하나이며, 상기 상부 절연층은 폴리이미드나 벤조 사이클로 부텐 중의 어느 하나인 것을 특징으로 하는 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법.
  2. 제 1 항에 있어서, 상기 칩 패드들은 각각의 집적회로 칩의 가장자리에 열을 지어 형성되는 것을 특징으로 하는 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법.
  3. 제 2 항에 있어서, 상기 볼 패드는 각각의 집적회로 칩의 칩 패드들 사이의 영역에 격자형으로 배치되는 것을 특징으로 하는 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법.
  4. 제 1 항에 있어서, 상기 절연 패턴층의 두께는 2㎛ 내지 50㎛인 것을 특징으로 하는 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법.
  5. 제 4 항에 있어서, 상기 절연 패턴층의 폭은 상기 금속 배선층의 폭보다는 널게 형성되는 것을 특징으로 하는 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법.
  6. 제 1 항에 있어서, 상기 상부 절연층의 두께는 2㎛ 내지 50㎛인 것을 특징으로 하는 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법.
  7. 제 1 항에 있어서, 상기 금속 배선층은 알루미늄 또는 구리 중의 어느 하나로 이루어지며, 1㎛ 내지 10㎛의 두께를 가지는 것을 특징으로 하는 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법.
  8. 제 1 항에 있어서, 상기 (c)의 금속 배선층 형성 단계 직전에, 상기 금속 배선층의 접착층, 확산 장벽층, 도금 기초층으로 이용될 금속 기저층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법.
  9. 제 1 항에 있어서, 상기 (e)의 솔더 볼 형성 단계 이전에, 상기 솔더 볼의 접착층, 확산 장벽층, 도금 기초층으로 이용될 금속 기저층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법.
  10. 제 1 항에 있어서, 상기 솔더 볼은 볼 배치 방법, 도금 방법, 스텐실 프린팅 방법, 메탈젯 방법 중의 어느 한 방법에 이은 리플로우 방법에 의하여 형성되는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
KR10-1999-0007882A 1999-03-10 1999-03-10 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법 KR100526061B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0007882A KR100526061B1 (ko) 1999-03-10 1999-03-10 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0007882A KR100526061B1 (ko) 1999-03-10 1999-03-10 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법

Publications (2)

Publication Number Publication Date
KR20000059938A true KR20000059938A (ko) 2000-10-16
KR100526061B1 KR100526061B1 (ko) 2005-11-08

Family

ID=19576076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0007882A KR100526061B1 (ko) 1999-03-10 1999-03-10 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법

Country Status (1)

Country Link
KR (1) KR100526061B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030059575A (ko) * 2002-01-02 2003-07-10 주식회사 다산 씨.앤드.아이 칩 스케일 패키지
KR101067697B1 (ko) * 2009-01-12 2011-09-27 강남대학교 산학협력단 열응력 흡수층을 갖는 반도체 소자 및 그 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01209746A (ja) * 1988-02-17 1989-08-23 Nec Corp 半導体装置
JP3356921B2 (ja) * 1995-03-24 2002-12-16 新光電気工業株式会社 半導体装置およびその製造方法
JPH10135270A (ja) * 1996-10-31 1998-05-22 Casio Comput Co Ltd 半導体装置及びその製造方法
EP1091399A4 (en) * 1998-06-12 2002-01-16 Hitachi Ltd SEMICONDUCTOR DEVICE AND METHOD FOR THE PRODUCTION

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030059575A (ko) * 2002-01-02 2003-07-10 주식회사 다산 씨.앤드.아이 칩 스케일 패키지
KR101067697B1 (ko) * 2009-01-12 2011-09-27 강남대학교 산학협력단 열응력 흡수층을 갖는 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR100526061B1 (ko) 2005-11-08

Similar Documents

Publication Publication Date Title
KR100269540B1 (ko) 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
US6462426B1 (en) Barrier pad for wafer level chip scale packages
US9515038B2 (en) Electrical connection for chip scale packaging
KR100605314B1 (ko) 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법
US6756294B1 (en) Method for improving bump reliability for flip chip devices
US7355288B2 (en) Low fabrication cost, high performance, high reliability chip scale package
US9369175B2 (en) Low fabrication cost, high performance, high reliability chip scale package
US8753971B2 (en) Dummy metal design for packaging structures
KR100376357B1 (ko) 반도체장치
US9093333B1 (en) Integrated circuit device having extended under ball metallization
KR100448344B1 (ko) 웨이퍼 레벨 칩 스케일 패키지 제조 방법
CN107481986B (zh) 半导体元件
US7838991B1 (en) Metallurgy for copper plated wafers
US20020096757A1 (en) Semiconductor device and method of manufacturing the same
EP3217427B1 (en) Wafer-level chip-size package with redistribution layer
US6649507B1 (en) Dual layer photoresist method for fabricating a mushroom bumping plating structure
US6639314B2 (en) Solder bump structure and a method of forming the same
KR20100076913A (ko) 반도체 디바이스 제조 방법
US6528417B1 (en) Metal patterned structure for SiN surface adhesion enhancement
KR100571752B1 (ko) 칩 스케일 패키지
KR100526061B1 (ko) 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
KR20100093357A (ko) 웨이퍼 레벨 칩스케일 패키지
KR20010105769A (ko) 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법
US20230067143A1 (en) Chip structure and method for forming the same
KR20050039132A (ko) 웨이퍼 레벨 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee