JP2024034905A - 半導体装置およびその製造方法 - Google Patents

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semiconductor device
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pad
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一磨 長谷川
Kazuma Hasegawa
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Kioxia Corp
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Kioxia Corp
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Abstract

【課題】パッケージをより小さくすることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、配線基板１０と、半導体チップ２０と、半導体チップ３０と、ボンディングワイヤ８１１ａ及びボンディングワイヤ８２１ａを含むボンディングワイヤ８１と、を備える。配線基板１０は、面Ｆ１を有する。半導体チップ２０は、面Ｆ１上に設けられる。半導体チップ３０は、面Ｆ１上の半導体チップ２０の位置から面Ｆ１に略平行なＸ方向の位置に設けられる。ボンディングワイヤ８１１ａは、半導体チップ２０と電気的に接続され、半導体チップ３０側に延伸するように設けられる。ボンディングワイヤ８２１ａは、半導体チップ３０と電気的に接続され、半導体チップ２０側に延伸するように設けられる。ボンディングワイヤ８１１ａ及びボンディングワイヤ８２１ａは、Ｘ方向及び面Ｆ１に略垂直なＺ方向の両方に略垂直なＹ方向から見て、交差している。
【選択図】図１０Ａ

Description

本実施形態は、半導体装置およびその製造方法に関する。
半導体パッケージにおいて、基板上に半導体チップが設けられ、基板と半導体チップとを接続するワイヤが設けられる場合がある。パッケージを小型化するために、設置面積を小さくすることが望まれる。
米国特許出願公開第２０２０／０７５５４３号明細書
パッケージをより小さくすることができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、基板と、第１半導体チップと、第２半導体チップと、第１ワイヤと、第２ワイヤと、を備える。基板は、第１面を有する。第１半導体チップは、第１面上に設けられる。第２半導体チップは、第１面上の第１半導体チップの位置から第１面に略平行な第１方向の位置に設けられる。第１ワイヤは、第１半導体チップと電気的に接続され、第２半導体チップ側に延伸するように設けられる。第２ワイヤは、第２半導体チップと電気的に接続され、第１半導体チップ側に延伸するように設けられる。第１ワイヤおよび第２ワイヤは、第１方向、および、第１面に略垂直な第２方向の両方に略垂直な第３方向から見て、交差している。
第１実施形態による半導体装置の構成の一例を示す断面図である。 、第１実施形態によるボンディングワイヤおよびパッドの構成の一例を示す上面図である。 ボンディングの方法およびボンディングワイヤの形状の例を示す図である。 比較例による半導体装置の構成の一例を示す断面図である。 第２実施形態による半導体装置の構成の一例を示す断面図である。 第３実施形態による半導体装置の構成の一例を示す断面図である。 第４実施形態による半導体装置の構成の一例を示す断面図である。 第５実施形態による半導体装置の構成の一例を示す断面図である。 第６実施形態による半導体装置の構成の一例を示す断面図である。 第７実施形態による半導体装置の構成の一例を示す断面図である。 第７実施形態による半導体装置の構成の一例を示す上面図である。 第７実施形態による半導体装置の製造方法の一例を示す断面図である。 図１１Ａに続く、半導体装置の製造方法の一例を示す段面図である。 図１１Ｂに続く、半導体装置の製造方法の一例を示す段面図である。 第７実施形態の第１変形例による半導体装置の構成の一例を示す断面図である。 第７実施形態の第１変形例による半導体装置の構成の一例を示す上面図である。 第７実施形態の第２変形例による半導体装置の構成の一例を示す断面図である。 第７実施形態の第２変形例による半導体装置の構成の一例を示す上面図である。 第７実施形態の第３変形例による半導体装置の構成の一例を示す断面図である。 第７実施形態の第３変形例による半導体装置の構成の一例を示す上面図である。 第８実施形態による半導体装置の構成の一例を示す断面図である。 第９実施形態による半導体装置の構成の一例を示す断面図である。 第９実施形態によるボンディングワイヤおよびパッドの構成の一例を示す上面図である。 第１０実施形態による半導体装置の構成の一例を示す断面図である。 第１１実施形態による半導体装置の構成の一例を示す断面図である。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。半導体装置１は、配線基板１０と、積層体Ｓ１、Ｓ２と、電子部品４０と、ボンディングワイヤ８１、８２と、封止樹脂９１とを備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのパッケージである。
尚、図１は、基板（配線基板１０）の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板（配線基板１０）の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
配線基板１０は、配線層（図示せず）と絶縁層（図示せず）とを含むプリント基板やインタポーザでよい。配線層には、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）またはそれらの合金等の低抵抗金属が用いられる。絶縁層には、例えば、ガラスエポキシ樹脂等の絶縁性材料が用いられる。配線基板１０は、複数の配線層および複数の絶縁層を積層して構成された多層配線構造を有していてもよい。配線基板１０は、例えば、インタポーザのように、その表面と裏面とを貫通する貫通電極を有してもよい。
配線基板１０の表面（面Ｆ１）には、配線層上に設けられたソルダレジスト層が設けられている。ソルダレジスト層は、配線層を保護し、ショート不良を抑制するための絶縁層にも使用される。配線基板１０の表面には、パッド１７、１８が設けられる。パッド１７、１８は、ソルダレジスト層から露出する配線層である。パッド１７は、積層体Ｓ１と電気的に接続される。パッド１８は、積層体Ｓ２と電気的に接続される。パッド１７、１８は、例えば、金（Ａｕ）めっき電極である。
配線基板１０の裏面（面Ｆ２）には、配線層上に設けられたソルダレジスト層が設けられている。ソルダレジスト層から露出された配線層には、金属バンプ１３が設けられている。金属バンプ１３は、図示しない他の部品と配線基板１０とを電気的に接続するために設けられている。
積層体Ｓ１は、半導体チップ２０と、接着層２１と、を有する。接着層２１は、例えば、ＤＡＦ（Die Attachment Film）である。積層体Ｓ１は、複数の半導体チップ２０が積層方向（Ｚ方向）に垂直な方向（例えば、－Ｘ方向）へずれて積層された積層体である。また、積層体Ｓ１は面Ｆ１上に設けられる。
半導体チップ２０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ２０は、その表面（上面）に半導体素子（図示せず）を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。図では、４つのメモリチップとしての半導体チップ２０が積層されている。しかし、半導体チップの積層数は、３以下でも、５以上であってもよい。
積層体Ｓ２は、半導体チップ３０と、接着層３１と、を有する。接着層３１は、例えば、ＤＡＦ（Die Attachment Film）である。積層体Ｓ２は、複数の半導体チップ２０が積層方向（Ｚ方向）に垂直な方向（例えば、＋Ｘ方向）へずれて積層された積層体である。また、積層体Ｓ２は、面Ｆ１上の積層体Ｓ１の位置から面Ｆ１に略平行なＸ方向の位置に設けられる。
半導体チップ３０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０は、その表面（上面）に半導体素子（図示せず）を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。図では、４つのメモリチップとしての半導体チップ３０が積層されている。しかし、半導体チップの積層数は、３以下でも、５以上であってもよい。
ボンディングワイヤ８１は、配線基板１０および半導体チップ２０の任意のパッドに接続されている。ボンディングワイヤ８２は、配線基板１０および半導体チップ３０の任意のパッドに接続されている。ボンディングワイヤ８１、８２は、例えば、金（Ａｕ）ワイヤである。ボンディングワイヤ８１、８２で接続するために、半導体チップ２０、３０は、パッド２０ｐ、３０ｐ（図２を参照）の分だけずらされて積層されている。
図１に示す例では、積層体Ｓ１のずれ方向（半導体チップ２０のオフセット方向）は、－Ｘ方向である。積層体Ｓ２のずれ方向（半導体チップ３０のオフセット方向）は、＋Ｘ方向である。積層体Ｓ１の半導体チップ２０と接続されるボンディングワイヤ８１は、積層体Ｓ２側に設けられている。積層体Ｓ２の半導体チップ３０と接続されるボンディングワイヤ８２は、積層体Ｓ１側に設けられている。
ボンディングワイヤ８１は、積層体Ｓ１と、配線基板１０と、を電気的に接続する。より詳細には、ボンディングワイヤ８１は、最下段の半導体チップ２０と、パッド１７と、を電気的に接続する。ボンディングワイヤ８１は、半導体チップ２０同士を電気的に接続する。ここで、基板のパッド１７と積層体Ｓ１の最下段以外の半導体チップ２０とがボンディングワイヤ８１で接続されてもよい。
ボンディングワイヤ８２は、積層体Ｓ２と、配線基板１０と、を電気的に接続する。より詳細には、ボンディングワイヤ８２は、最下段の半導体チップ３０と、パッド１８と、を電気的に接続する。ボンディングワイヤ８２は、半導体チップ３０同士を電気的に接続する。ここで、基板のパッド１７と積層体Ｓ２の最下段以外の半導体チップ３０とがボンディングワイヤ８１で接続されてもよい。
以下では、複数のボンディングワイヤ８１のうち、半導体チップ２０とパッド１７とを電気的に接続するボンディングワイヤ８１を、ボンディングワイヤ８１１と呼ぶ。同様に、複数のボンディングワイヤ８２のうち、半導体チップ３０とパッド１７とを電気的に接続するボンディングワイヤ８２を、ボンディングワイヤ８２１と呼ぶ。
より詳細には、ボンディングワイヤ８１１は、半導体チップ２０と電気的に接続され、積層体Ｓ２側に延伸するように設けられる。ボンディングワイヤ８２１は、半導体チップ３０と電気的に接続され、積層体Ｓ１側に延伸するように設けられる。ボンディングワイヤ８１１は、第１ワイヤの一例である。ボンディングワイヤ８２１は、第２ワイヤの一例である。
また、ボンディングワイヤ８１１、８２１は、Ｘ方向、および、面Ｆ１に略垂直なＺ方向の両方に略垂直なＹ方向から見て、交差している（一部で重なっている）。これにより、配線基板１０のパッド１７、１８と、積層体Ｓ１、Ｓ２と、の間の領域が、積層体Ｓ１、Ｓ２同士で一部共有（重複）させることができる。この結果、パッケージサイズをより小さくすることができる。Ｚ方向は、第２方向の一例である。Ｙ方向は、第３方向の一例である。
電子部品４０は、半導体装置１の動作に用いられる部品である。電子部品４０は、例えば、キャパシタおよび抵抗等を含む。電子部品４０は、配線基板１０上に設けられる。尚、電子部品４０の配置の詳細については、後で説明する。
さらに、封止樹脂９１が、積層体Ｓ１、Ｓ２、電子部品４０、ボンディングワイヤ８１、８２等を封止している。これにより、半導体装置１は、積層体Ｓ１、Ｓ２を配線基板１０上において１つの半導体パッケージとして構成されている。
次に、ボンディングワイヤ８１、８２の詳細について説明する。
図２は、第１実施形態によるボンディングワイヤ８１、８２およびパッド１７、１８の構成の一例を示す上面図である。図２は、図１に示すボンディングワイヤ８１、８２をＺ方向から見た図である。
パッド１７、１８は、例えば、配線形状（フィンガー形状）を有する。
パッド１７は、積層体Ｓ２（半導体チップ３０）側に配置される。パッド１８は、積層体Ｓ１（半導体チップ２０）側に配置される。これは、ボンディングワイヤ８１、８２を形成するために必要な打点間距離を確保するためである。従って、最下段の半導体チップ２０と、最下段の半導体チップ３０と、の間の距離は、ボンディングワイヤ８１、８２の 打点間距離に応じて設定される。
図２に示すパッド１７、１８の配置は、一例である。例えば、パッド２０ｐ、３０ｐが比較的密に配置されている位置では、パッド１７、１８は、Ｙ方向に沿って交互に配置されている。パッド２０ｐ、３０ｐは、例えば、アルミニウム（Ａｌ）電極である。
図３は、ボンディングの方法およびボンディングワイヤの形状の例を示す図である。図３の左側は、正ボンディングを示す。図３の右側は、逆ボンディングを示す。図３の上側は、キャピラリＣ１の先端の軌道Ｃ２を示す。図３の下側は、ボンディングの順番を示す。
正ボンディングでは、半導体チップ２０、３０側、すなわち、配線基板１０とは反対側に第１ボンディングを行い、配線基板１０側に第２ボンディングを行う。正ボンディングでは、ワイヤ形状を形成するために、キャピラリＣ１は、第１ボンディングの後、第２ボンディングの位置とは反対側（図３の紙面左方向）に移動する。
図３の上側に示すように、ボンディングワイヤ８１、８２は、第１ボンディング（パッド２０ｐ、３０ｐ）の端部にボールボンディング部を有し、第２ボンディング（パッド１７、１８）の端部のウェッジボンディング部を有する。
また、図３の下側に示すように、正ボンディングでは、複数のボンディングワイヤ８１、８２は、上から下に順番に形成される。
逆ボンディングでは、配線基板１０側に第１ボンディングを行い、半導体チップ２０、３０側、すなわち、配線基板１０とは反対側に第２ボンディングを行う。逆ボンディングでは、ワイヤ形状を形成するために、キャピラリＣ１は、第１ボンディングの後、第２ボンディングの位置とは反対側（図３の紙面左方向）に移動する。
図３の上側に示すように、ボンディングワイヤ８１、８２は、第１ボンディング（パッド１７、１８）の端部にボールボンディング部を有し、第２ボンディング（パッド２０ｐ、３０ｐ）の端部のウェッジボンディング部を有する。
また、図３の下側に示すように、逆ボンディングでは、複数のボンディングワイヤ８１、８２は、下から上に順番に形成される。
逆ボンディングの場合、上記のように、キャピラリＣ１、半導体チップ２０、３０とは反対側（図３の紙面左方向）に移動する。この場合、キャピラリＣ１が他の半導体チップ２０、３０または電子部品等と接触する可能性がある。従って、ボンディングワイヤ８１、８２は、正ボンディングで形成されることが好ましい。すなわち、ボンディングワイヤ８１、８２は、配線基板１０とは反対側の端部にボールボンディング部を有し、配線基板１０側の端部にウェッジボンディング部を有することが好ましい。これにより、積層体Ｓ１、Ｓ２、および、電子部品４０等をより近づけて配置することができる。この結果、パッケージサイズをより小さくすることができる。
以上のように、第１実施形態によれば、ボンディングワイヤ８１１、８２１は、Ｙ方向から見て、交差している。Ｙ方向は、Ｘ方向およびＺ方向の両方に略垂直な方向である。Ｘ方向は、積層体Ｓ１、Ｓ２が並べられた方向である。Ｚ方向は、配線基板１０の面Ｆ１に略垂直な方向である。これにより、必要な配置面積を抑制することができ、パッケージサイズ（面積）をより小さくすることができる。
また、電子部品４０は、積層体Ｓ１と配線基板１０との間の空間（軒下）ＳＰ１、および、積層体Ｓ２と配線基板１０との間の空間（軒下）ＳＰ２の少なくとも一部に配置される。図１に示す例では、電子部品４０は、空間ＳＰ２に入り込むように配置されている。すなわち、電子部品４０は、Ｚ方向から見て、積層体Ｓ２と重なるように配置されている。空間ＳＰ１、ＳＰ２は、中心部に設けられるボンディングワイヤ８１、８２とは反対側である外側に形成される。従って、他の部品等が空間ＳＰ１、ＳＰ２に配置されてもよい。これにより、パッケージサイズをより小さくすることができる。尚、電子部品４０の配置は、図１に示す例に限られない。また、電子部品４０は、必ずしも設けられなくてもよい。
尚、配線基板１０（パッド１７）と接続されるボンディングワイヤ８１１は、最下段の半導体チップ２０と接続されている。しかし、これに限られず、ボンディングワイヤ８１１は、積層体Ｓ１における最下段以外の半導体チップ２０と接続されてもよい。また、配線基板１０（パッド１８）と接続されるボンディングワイヤ８２１は、最下段の半導体チップ３０と接続されている。しかし、これに限られず、ボンディングワイヤ８２１は、積層体Ｓ２における最下段以外の半導体チップ３０と接続されてもよい。
（比較例）
図４は、比較例による半導体装置１ａの構成の一例を示す断面図である。図４の上側は、第１実施形態による半導体装置１を示し、下側は、比較例による半導体装置１ａを示す。尚、金属バンプ１３は省略されている。
比較例では、積層体Ｓ１のずれ方向は、＋Ｘ方向である。積層体Ｓ２のずれ方向は、－Ｘ方向である。積層体Ｓ１の半導体チップ２０と接続されるボンディングワイヤ８１は、積層体Ｓ２とは反対側に設けられている。積層体Ｓ２の半導体チップ３０と接続されるボンディングワイヤ８２は、積層体Ｓ１とは反対側に設けられている。従って、ボンディングワイヤ８１、８２は、Ｙ方向から見て、交差していない。
比較例において、チップ－チップ間距離Ｄ１は、積層体Ｓ１と積層体Ｓ２との間の距離である。フィンガー領域距離Ｄ２は、最下層の半導体チップ（チップ端）とパッド（パッド端）との間の距離である。
第１実施形態では、チップ－チップ間距離Ｄ１、積層体Ｓ１のフィンガー領域距離Ｄ２、および、積層体Ｓ２のフィンガー領域距離Ｄ２を一部共有させることができる。これにより、チップ－チップ間距離Ｄ１とフィンガー領域距離Ｄ２の和を低減することができる。例えば、最大で、チップ－チップ間距離Ｄ１の３００μｍ、および、フィンガー領域距離Ｄ２の４１０μｍの和の７１０μｍの配置距離を低減することができる。この結果、パッケージサイズをより小さくすることができる。
（第２実施形態）
図５は、第２実施形態による半導体装置１の構成の一例を示す断面図である。第２実施形態は、積層体Ｓ１、Ｓ２がそれぞれ１段の半導体チップ２０、３０である点で、第１実施形態とは異なっている。
半導体装置１は、１段の半導体チップ２０と、１段の半導体チップ３０と、１つのボンディングワイヤ８１と、１つのボンディングワイヤ８２と、を備える。
図５に示すボンディングワイヤ８１、８２は、図１を参照して説明した第１実施形態と同様に、Ｙ方向から見て、交差している。これにより、パッケージサイズをより小さくすることができる。
第２実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第２実施形態のように、半導体チップ２０、３０の積層数がそれぞれ１段であってもよい。第２実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図６は、第３実施形態による半導体装置１の構成の一例を示す断面図である。第３実施形態では、第１実施形態と比較して、積層体Ｓ１、Ｓ２の積層数が異なっている。
積層体Ｓ１は、チップ群２０ｇ１、２０ｇ２を有する。
チップ群２０ｇ１は、複数の半導体チップ２０が面Ｆ１に略平行なずれ方向（オフセット方向）へずれて積層されたチップ群である。チップ群２０ｇ１は、例えば、４つの半導体チップ２０を有する。チップ群２０ｇ１は、第１チップ群の一例である。
チップ群２０ｇ２は、チップ群２０ｇ１上に設けられる。チップ群２０ｇ２は、複数の半導体チップ２０がチップ群２０ｇ１のずれ方向とは反対方向へずれて積層されたチップ群である。チップ群２０ｇ２は、例えば、４つの半導体チップ２０を有する。チップ群２０ｇ２は、第２チップ群の一例である。
図６に示す例では、チップ群２０ｇ１のずれ方向は、＋Ｘ方向である。チップ群２０ｇ２のずれ方向は、－Ｘ方向である。チップ群２０ｇ１の半導体チップ２０と接続されるボンディングワイヤ８１は、積層体Ｓ２とは反対側に設けられている。チップ群２０ｇ２の半導体チップ２０と接続されるボンディングワイヤ８１は、積層体Ｓ２側に設けられている。
積層体Ｓ２は、チップ群３０ｇ１、３０ｇ２を有する。
チップ群３０ｇ１は、複数の半導体チップ３０が面Ｆ１に略平行なずれ方向へずれて積層されたチップ群である。チップ群３０ｇ１は、例えば、４つの半導体チップ３０を有する。チップ群３０ｇ１は、第３チップ群の一例である。
チップ群３０ｇ２は、チップ群３０ｇ１上に設けられる。チップ群３０ｇ２は、複数の半導体チップ３０がチップ群３０ｇ１のずれ方向とは反対方向へずれて積層されたチップ群である。チップ群３０ｇ２は、例えば、４つの半導体チップ３０を有する。チップ群３０ｇ２は、第４チップ群の一例である。
図６に示す例では、チップ群３０ｇ１のずれ方向は、－Ｘ方向である。チップ群３０ｇ２のずれ方向は、＋Ｘ方向である。チップ群３０ｇ１の半導体チップ３０と接続されるボンディングワイヤ８２は、積層体Ｓ１とは反対側に設けられている。チップ群３０ｇ２の半導体チップ３０と接続されるボンディングワイヤ８２は、積層体Ｓ１側に設けられている。
図６に示すボンディングワイヤ８１１、８２１は、Ｙ方向から見て、交差している。これにより、パッケージサイズをより小さくすることができる。
また、積層体Ｓ１と、配線基板１０と、の間には、空間ＳＰ１が存在する。積層体Ｓ２と、配線基板１０と、の間には、空間ＳＰ２が存在する。
ボンディングワイヤ８１１は、空間ＳＰ２に達するように延伸する。ボンディングワイヤ８１１は、空間ＳＰ２でパッド１７と接続される。すなわち、パッド１７、および、パッド１７に接続されるボンディングワイヤ８１１は、Ｚ方向から見て、積層体Ｓ２と重なっている。これにより、パッケージサイズをさらに小さくすることができる。
ボンディングワイヤ８２１は、空間ＳＰ１に達するように延伸する。ボンディングワイヤ８２１は、空間ＳＰ１でパッド１８と接続される。すなわち、パッド１８、および、パッド１８に接続されるボンディングワイヤ８２１は、Ｚ方向から見て、積層体Ｓ１と重なっている。これにより、パッケージサイズをさらに小さくすることができる。
また、チップ群２０ｇ１のずれ方向は、積層体Ｓ２側の方向である。チップ群３０ｇ１のずれ方向は、積層体Ｓ１側の方向である。この場合、図６に示すように、積層体Ｓ１の積層体Ｓ２側の側面形状、および、積層体Ｓ２の積層体Ｓ１側の側面形状を合わせた形状は、略Ｘ字状になる。この場合、ボンディングワイヤ８１１を空間ＳＰ２内に入りやすくすることができ、同様に、ボンディングワイヤ８２１を空間ＳＰ１内に入りやすくすることができる。
尚、ボンディングワイヤ８１１は、チップ群２０ｇ２の最下段の半導体チップ２０と接続されている。しかし、これに限られず、ボンディングワイヤ８１１は、例えば、チップ群２０ｇ２の最下段以外の半導体チップ２０と接続されていてもよい。また、ボンディングワイヤ８２１は、チップ群３０ｇ２の最下段の半導体チップ３０と接続されている。しかし、これに限られず、ボンディングワイヤ８２１は、例えば、チップ群３０ｇ２の最下段以外の半導体チップ３０と接続されていてもよい。
第３実施形態のように、積層体Ｓ１、Ｓ２の積層数が変更されてもよい。第３実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（第４実施形態）
図７は、第４実施形態による半導体装置１の構成の一例を示す断面図である。第４実施形態では、第３実施形態と比較して、ボンディングワイヤ８１、８２と空間ＳＰ１、ＳＰ２との間の位置関係が異なっている。
図７に示す例では、ボンディングワイヤ８１１は、空間ＳＰ２には達していない。ボンディングワイヤ８２１は、空間ＳＰ１には達していない。
第４実施形態による半導体装置１のその他の構成は、第３実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第４実施形態のように、ボンディングワイヤ８１、８２と空間ＳＰ１、ＳＰ２との間の位置関係が変更されてもよい。第４実施形態による半導体装置１は、第３実施形態と同様の効果を得ることができる。
（第５実施形態）
図８は、第５実施形態による半導体装置１の構成の一例を示す断面図である。第５実施形態では、第３実施形態と比較して、積層体Ｓ２における半導体チップ３０のずれ方向が異なっている。
図８に示す例では、チップ群３０ｇ１のずれ方向は、＋Ｘ方向である。チップ群３０ｇ２のずれ方向は、－Ｘ方向である。チップ群３０ｇ１の半導体チップ３０と接続されるボンディングワイヤ８２は、積層体Ｓ１側に設けられている。チップ群３０ｇ２の半導体チップ３０と接続されるボンディングワイヤ８２は、積層体Ｓ１とは反対側に設けられている。
また、積層体Ｓ１と積層体Ｓ２との間で、半導体チップのずれ方向が同じである。
第５実施形態による半導体装置１のその他の構成は、第３実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第５実施形態のように、半導体チップのずれ方向が変更されてもよい。第５実施形態による半導体装置１は、第３実施形態と同様の効果を得ることができる。
（第６実施形態）
図９は、第６実施形態による半導体装置１の構成の一例を示す断面図である。第６実施形態では、第３実施形態と比較して、積層体Ｓ１、Ｓ２における半導体チップ２０、３０のずれ方向が異なっている。
図９に示す例では、チップ群２０ｇ１のずれ方向は、－Ｘ方向である。チップ群２０ｇ２のずれ方向は、＋Ｘ方向である。チップ群２０ｇ１の半導体チップ２０と接続されるボンディングワイヤ８１は、積層体Ｓ２側に設けられている。チップ群２０ｇ２の半導体チップ２０と接続されるボンディングワイヤ８１は、積層体Ｓ２とは反対側に設けられている。
図９に示す例では、チップ群３０ｇ１のずれ方向は、＋Ｘ方向である。チップ群３０ｇ２のずれ方向は、－Ｘ方向である。チップ群３０ｇ１の半導体チップ３０と接続されるボンディングワイヤ８２は、積層体Ｓ１側に設けられている。チップ群３０ｇ２の半導体チップ３０と接続されるボンディングワイヤ８２は、積層体Ｓ１とは反対側に設けられている。
第６実施形態による半導体装置１のその他の構成は、第３実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第６実施形態のように、半導体チップのずれ方向が変更されてもよい。第６実施形態による半導体装置１は、第３実施形態と同様の効果を得ることができる。
（第７実施形態）
図１０Ａは、第７実施形態による半導体装置１の構成の一例を示す断面図である。図１０Ｂは、第７実施形態による半導体装置１の構成の一例を示す上面図である。図１１Ｂは、図１１Ａに示す中継チップ５０をＺ方向から見た図である。第７実施形態では、第３実施形態と比較して、中継チップ５０がさらに設けられている。
半導体装置１は、中継チップ５０と、接着層５１と、をさらに備える。
中継チップ５０は、積層体Ｓ１と積層体Ｓ２との間に設けられる。中継チップ５０は、上面にパッド５０ｐ１、５０ｐ２を有する。パッド５０ｐ１、５０ｐ２は、配線基板１０と電気的に接続される。中継チップ５０は、接着層５１を介して面Ｆ１に接着されている。
中継チップ５０は、例えば、シリコンチップである。中継チップ５０は、例えば、配線基板１０と電気的に接続される金属パターンが設けられた部材であってもよい。部材の材質は、例えば、ガラスまたは樹脂等であってもよい。
ボンディングワイヤ８１１は、ボンディングワイヤ８１１ａと、ボンディングワイヤ８１１ｂと、を有する。
ボンディングワイヤ８１１ａは、半導体チップ２０と、パッド５０ｐ１と、を電気的に接続する。ボンディングワイヤ８１１ａは、第１ワイヤの一例である。
ボンディングワイヤ８１１ｂは、パッド５０ｐ１と、パッド１７と、を電気的に接続する。ボンディングワイヤ８１１ｂは、第３ワイヤの一例である。
ボンディングワイヤ８２１は、ボンディングワイヤ８２１ａと、ボンディングワイヤ８２１ｂと、を有する。
ボンディングワイヤ８２１ａは、半導体チップ３０と、パッド５０ｐ２と、を電気的に接続する。ボンディングワイヤ８２１ａは、第２ワイヤの一例である。
ボンディングワイヤ８２１ｂは、パッド５０ｐ２と、パッド１８と、を電気的に接続する。ボンディングワイヤ８２１ｂは、第４ワイヤの一例である。
図１０Ａおよび図１０Ｂに示すボンディングワイヤ８１１ａ、８２１ａは、Ｙ方向から見て、交差している。これにより、パッケージサイズをより小さくすることができる。
また、ボンディングワイヤ８１１ｂは、空間ＳＰ２に達するように延伸する。ボンディングワイヤ８１１ｂは、空間ＳＰ２でパッド１７と接続される。ボンディングワイヤ８２１ｂは、空間ＳＰ１に達するように延伸する。ボンディングワイヤ８２１ｂは、空間ＳＰ１でパッド１８と接続される。これにより、パッケージサイズをさらに小さくすることができる。
尚、中継チップ５０は、例えば、パッド５０ｐ１、５０ｐ２と、配線基板１０と、を電気的に接続する貫通電極を有してもよい。この場合、中継チップ５０は、例えば、配線基板１０にフリップチップ接続される。また、ボンディングワイヤ８１１ｂ、８２１ｂが設けられなくてもよい。
第７実施形態による半導体装置１のその他の構成は、第３実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
次に、半導体装置１の製造方法について説明する。
図１１Ａ～図１１Ｃは、第７実施形態による半導体装置１の製造方法の一例を示す断面図である。
まず、図１１Ａに示すように、面Ｆ１上に、接着層５１を介して中継チップ５０を設ける。中継チップ５０は、上面にパッド５０ｐ１、５０ｐ２を有する。その後、ボンディングワイヤ８１、８２を形成する。すなわち、パッド５０ｐ１と、パッド１７と、を電気的に接続するボンディングワイヤ８１１ｂ、および、パッド５０ｐ２と、パッド１８と、を電気的に接続するボンディングワイヤ８２１ｂを形成する。
次に、図１１Ｂに示すように、面Ｆ１に略平行なＸ方向に沿った中継チップ５０の両側に、チップ群２０ｇ１、３０ｇ１を設ける。その後、チップ群２０ｇ１、３０ｇ１のそれぞれと電気的に接続されるボンディングワイヤ８１、８２を形成する。
次に、図１１Ｃに示すように、チップ群２０ｇ１、３０ｇ１上に、チップ群２０ｇ２、３０ｇ２を設ける。これにより、積層体Ｓ１、Ｓ２が形成される。その後、チップ群２０ｇ２、３０ｇ２のそれぞれと電気的に接続されるボンディングワイヤ８１、８２を形成する。すなわち、積層体Ｓ１（チップ群２０ｇ２）と、パッド５０ｐ１と、を電気的に接続するボンディングワイヤ８１１ａ、および、積層体Ｓ２（チップ群３０ｇ２）と、パッド５０ｐ２と、を電気的に接続するボンディングワイヤ８２１ａを形成する。
その後、封止樹脂９１を形成することにより、図１０Ａおよび図１０Ｂに示す半導体装置１が完成する。
第７実施形態のように、中継チップ５０が設けられてもよい。第７実施形態による半導体装置１は、第３実施形態と同様の効果を得ることができる。
（第７実施形態の第１変形例）
図１２Ａは、第７実施形態の第１変形例による半導体装置１の構成の一例を示す断面図である。図１２Ｂは、第７実施形態の第１変形例による半導体装置１の構成の一例を示す上面図である。図１２Ｂは、図１２Ａに示す中継チップ５０をＺ方向から見た図である。第７実施形態の第１変形例では、第７実施形態と比較して、中継チップ５０の周辺の配線構成が異なっている。
図１２Ａおよび図１２Ｂに示す例では、ボンディングワイヤ８１１ｂは、パッド５０ｐ１から積層体Ｓ１に向かって延伸する。ボンディングワイヤ８１２ｂは、パッド５０ｐ２から積層体Ｓ２に向かって延伸する。
第７実施形態の第１変形例では、ボンディングワイヤ８１１ｂは、空間ＳＰ１に達するように延伸する。ボンディングワイヤ８１１ｂは、空間ＳＰ１でパッド１７と接続される。ボンディングワイヤ８２１ｂは、空間ＳＰ２に達するように延伸する。ボンディングワイヤ８２１ｂは、空間ＳＰ２でパッド１８と接続される。これにより、パッケージサイズをさらに小さくすることができる。
第７実施形態の第１変形例による半導体装置１のその他の構成は、第７実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第７実施形態の第１変形例のように、中継チップ５０の周辺の配線構成が変更されてもよい。第７実施形態の第１変形例による半導体装置１は、第７実施形態と同様の効果を得ることができる。
（第７実施形態の第２変形例）
図１３Ａは、第７実施形態の第２変形例による半導体装置１の構成の一例を示す断面図である。図１３Ｂは、第７実施形態の第２変形例による半導体装置１の構成の一例を示す上面図である。図１３Ｂは、図１３Ａに示す中継チップ５０をＺ方向から見た図である。第７実施形態の第２変形例では、第７実施形態の第１変形例と比較して、パッド５０ｐ１、５０ｐ２の構成が異なっている。
図１３Ａおよび図１３Ｂに示す例では、パッド５０ｐ１、５０ｐ２は、例えば、矩形状である。パッド５０ｐ１、５０ｐ２のＸ方向の長さは、パッド５０ｐ１、５０ｐ２のＹ方向の長さよりも長い。パッド５０ｐ１、５０ｐ２は、例えば、Ｙ方向から見て、重なっている。パッド５０ｐ１がＸ方向に長い形状を有することにより、ボンディングワイヤ８１１ａ、８１１ｂのボンディング位置をＸ方向にずらすことができる。パッド５０ｐ２がＸ方向に長い形状を有することにより、ボンディングワイヤ８２１ａ、８２１ｂのボンディング位置をＸ方向にずらすことができる。
第７実施形態の第２変形例による半導体装置１のその他の構成は、第７実施形態の第１変形例による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第７実施形態の第２変形例のように、パッド５０ｐ１、５０ｐ２の構成が変更されてもよい。第７実施形態の第２変形例による半導体装置１は、第７実施形態の第１変形例と同様の効果を得ることができる。
（第７実施形態の第３変形例）
図１４Ａは、第７実施形態の第３変形例による半導体装置１の構成の一例を示す断面図である。図１４Ｂは、第７実施形態の第３変形例による半導体装置１の構成の一例を示す上面図である。図１４Ｂは、図１４Ａに示す中継チップ５０をＺ方向から見た図である。第７実施形態の第３変形例では、第７実施形態と比較して、中継チップ５０の周辺の配線構造が異なっている。
パッド５０ｐ１は、パッド５０ｐ１ａ、５０ｐ１ｂを有する。パッド５０ｐ２は、パッド５０ｐ２ａ、５０ｐ２ｂを有する。
中継チップ５０は、配線５０ｒをさらに有する。配線５０ｒは、パッド５０ｐ１ａと、パッド５０ｐ１ｂと、を電気的に接続する。また、配線５０ｒは、パッド５０ｐ２ａと、パッド５０ｐ２ｂと、を電気的に接続する。配線５０ｒは、例えば、再配線である。
ボンディングワイヤ８１１ａは、半導体チップ２０と、パッド５０ｐ１ａと、を電気的に接続する。
ボンディングワイヤ８１１ｂは、パッド５０ｐ１ｂと、パッド１７と、を電気的に接続する。
ボンディングワイヤ８２１ａは、半導体チップ３０と、パッド５０ｐ２ａと、を電気的に接続する。
ボンディングワイヤ８２１ｂは、パッド５０ｐ２ｂと、パッド１８と、を電気的に接続する。
第７実施形態の第３変形例では、ボンディングワイヤ８１１ｂは、空間ＳＰ１に達するように延伸する。ボンディングワイヤ８１１ｂは、空間ＳＰ１でパッド１７と接続される。ボンディングワイヤ８２１ｂは、空間ＳＰ２に達するように延伸する。ボンディングワイヤ８２１ｂは、空間ＳＰ２でパッド１８と接続される。これにより、パッケージサイズをさらに小さくすることができる。
第７実施形態の第３変形例のように、中継チップ５０の周辺の配線構成が変更されてもよい。第７実施形態の第３変形例による半導体装置１は、第７実施形態と同様の効果を得ることができる。
（第８実施形態）
図１５は、第８実施形態による半導体装置１の構成の一例を示す断面図である。第８実施形態では、第３実施形態と比較して、スペーサ６０が設けられている。尚、積層体Ｓ１、Ｓ２のずれ方向は、図８に示す積層体Ｓ１、Ｓ２のずれ方向と同じである。
半導体装置１は、スペーサ６０と、接着層６１と、をさらに備える。
スペーサ６０は、配線基板１０と、積層体Ｓ２と、の間に設けられる。スペーサ６０は、接着層６１を介して面Ｆ１に接着されている。スペーサ６０は、例えば、シリコンチップである。
また、スペーサ６０により空間ＳＰ２が形成され、ボンディングワイヤ８１１が空間ＳＰ２に達するように延伸してもよい。
尚、スペーサ６０は、配線基板１０と、積層体Ｓ１と、の間に設けられてもよい。
第８実施形態による半導体装置１のその他の構成は、第３実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第８実施形態のように、スペーサ６０が設けられてもよい。第８実施形態による半導体装置１は、第３実施形態と同様の効果を得ることができる。
（第９実施形態）
図１６は、第９実施形態による半導体装置１の構成の一例を示す断面図である。第９実施形態では、第１実施形態と比較して、パッド１７、１８として同じパッドが用いられている。
配線基板１０は、パッド１９をさらに有する。
パッド１９は、ボンディングワイヤ８１１およびボンディングワイヤ８２１の両方と電気的に接続される。より詳細には、パッド１９は、基準電圧供給用のパッド２０ｐ、３０ｐ同士を接続する。基準電圧は、例えば、電源電圧またはグランドである。これにより、電源強化を行うことができる。尚、パッド１９は、信号入出力用のパッド２０ｐ、３０ｐ同士を接続してもよい。
図１７は、第９実施形態によるボンディングワイヤ８１、８２およびパッド１９の構成の一例を示す上面図である。
尚、パッド１９の他に、図２に示すパッド１７、１８も設けられている。しかし、図１７では、パッド１７、１８は省略されている。
第９実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第９実施形態のように、パッド１７、１８として同じパッドが用いられてもよい。第９実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（第１０実施形態）
図１８は、第１０実施形態による半導体装置１の構成の一例を示す断面図である。第１０実施形態では、第１実施形態と比較して、積層体Ｓ１、Ｓ２間で半導体チップ同士が接続されている。
半導体装置１は、接続配線７０をさらに備える。接続配線７０は例えばボンディングワイヤである。
接続配線７０は、半導体チップ２０と、半導体チップ３０と、を電気的に接続する。より詳細には、接続配線７０は、基準電圧供給用のパッド２０ｐ、３０ｐ同士を接続する。基準電圧は、例えば、電源電圧またはグランドである。これにより、電源強化を行うことができる。尚、接続配線７０は、信号入出力用のパッド２０ｐ、３０ｐ同士を接続してもよい。
尚、図１８では、２つの接続配線７０が設けられる。しかし、接続配線７０の数は、２つに限られない。また、接続配線７０は、下から１段目および４段目の半導体チップ２０、３０と接続されている。しかし、これに限られず、接続配線７０は、他の段の半導体チップ２０、３０と接続されてもよい。積層体Ｓ１とＳ２とで異なる段にある半導体チップ２０、３０を接続配線７０で接続してもよい。例えば、接続配線７０が積層体Ｓ１の４段目と積層体Ｓ２の１段目とを接続してもよい。
第１０実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第１０実施形態のように、積層体Ｓ１、Ｓ２間で半導体チップ同士が接続されてもよい。第１０実施形態による半導体装置１は、第３実施形態と同様の効果を得ることができる。
（第１１実施形態）
図１９は、第１１実施形態による半導体装置１の構成の一例を示す断面図である。第１１実施形態では、第１実施形態と比較して、半導体チップ５２が設けられている。
半導体装置１は、半導体チップ５２と、接着層５３と、をさらに備える。
半導体チップ５２は、積層体Ｓ１と、積層体Ｓ２と、の間に設けられる。半導体チップ５２は、上面にパッド（図示せず）を有する。半導体チップ５２は、接着層５３を介して面Ｆ１に接着されている。尚、半導体チップ５２と、配線基板１０と、を電気的に接続するボンディングワイヤは、省略されている。
半導体チップ５２は、例えば、メモリチップを制御するコントローラチップである。半導体チップ５２の配線基板１０を向いた面とは反対側の面には、図示しない半導体素子が設けられている。半導体素子は、例えば、コントローラを構成するＣＭＯＳ回路でよい。
図１９に示すボンディングワイヤ８１１、８２１は、Ｙ方向から見て、交差している。より詳細には、ボンディングワイヤ８１１、８２１は、半導体チップ５２の上方で交差している。これにより、パッケージサイズをより小さくすることができる。
尚、ボンディングワイヤ８１、８２は、図１０Ａおよび図１０Ｂに示す中継チップ５０と同様に、半導体チップ５２と、半導体チップ２０または半導体チップ３０と、の間を直接接続してもよい。
第１１実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第１１実施形態のように、半導体チップ５２が設けられてもよい。第７実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 配線基板、１７ パッド、１８ パッド、１９ パッド、２０ 半導体チップ、２０ｇ１ チップ群、２０ｇ２ チップ群、２０ｐ パッド、３０ 半導体チップ、３０ｇ１ チップ群、３０ｇ２ チップ群、３０ｐ パッド、４０ 電子部品、５０ 中継チップ、５２ 半導体チップ、８１ ボンディングワイヤ、８２ ボンディングワイヤ、Ｆ１ 面、Ｓ１ 積層体、Ｓ２ 積層体、ＳＰ１ 空間、ＳＰ２ 空間

Claims (15)

  1. 第１面を有する基板と、
    前記第１面上に設けられる第１半導体チップと、
    前記第１面上の前記第１半導体チップの位置から前記第１面に略平行な第１方向の位置に設けられる第２半導体チップと、
    前記第１半導体チップと電気的に接続され、前記第２半導体チップ側に延伸するように設けられる第１ワイヤと、
    前記第２半導体チップと電気的に接続され、前記第１半導体チップ側に延伸するように設けられる第２ワイヤと、
    を備え、
    前記第１ワイヤおよび前記第２ワイヤは、前記第１方向、および、前記第１面に略垂直な第２方向の両方に略垂直な第３方向から見て、交差している、半導体装置。
  2. 複数の半導体チップが前記第２方向に積層された第１積層体と、
    複数の半導体チップが前記第２方向に積層された第２積層体と、
    をさらに備え、
    前記第１半導体チップは、前記第１積層体における１つの半導体チップであり、
    前記第２半導体チップは、前記第２積層体における１つの半導体チップである、請求項１に記載の半導体装置。
  3. 前記第１積層体は、
    複数の半導体チップが前記第１面に略平行な第４方向へずれて積層される第１チップ群と、
    前記第１チップ群上に設けられ、複数の半導体チップが前記第４方向とは反対方向へずれて積層される第２チップ群と、
    を有し、
    前記第２積層体は、
    複数の半導体チップが前記第１面に略平行な第５方向へずれて積層される第３チップ群と、
    前記第３チップ群上に設けられ、複数の半導体チップが前記第５方向とは反対方向へずれて積層される第４チップ群と、
    を有する、請求項２に記載の半導体装置。
  4. 前記第４方向は、前記第２積層体側の方向であり、
    前記第５方向は、前記第１積層体側の方向である、請求項３に記載の半導体装置。
  5. 前記第１ワイヤが、前記第２積層体と、前記基板と、の間の空間に達するように延伸することと、
    前記第２ワイヤが、前記第１積層体と、前記基板と、の間の空間まで達するように延伸すること、の少なくともどちらか一方である、請求項３に記載の半導体装置。
  6. 前記第１積層体と前記第２積層体との間に設けられ、前記基板と電気的に接続される第１パッドおよび第２パッドを有する部材をさらに備え、
    前記第１ワイヤは、前記第１パッドと接続され、
    前記第２ワイヤは、前記第２パッドと接続される、請求項３に記載の半導体装置。
  7. 前記第１パッドと、前記基板と、を電気的に接続する第３ワイヤと、
    前記第２パッドと、前記基板と、を電気的に接続する第４ワイヤと、
    をさらに備え、
    前記第３ワイヤが、前記第２積層体と、前記基板と、の間の空間に達するように延伸することと、
    前記第４ワイヤが、前記第１積層体と、前記基板と、の間の空間に達するように延伸すること、のの少なくともどちらか一方である、請求項６に記載の半導体装置。
  8. 前記基板上に設けられる電子部品をさらに備え、
    前記電子部品は、複数の半導体チップが前記第１面に平行な方向へずれて積層される前記第１積層体または前記第２積層体と、前記基板と、の間の空間の少なくとも一部に配置される、請求項２に記載の半導体装置。
  9. 前記基板と、前記第１半導体チップおよび前記第２半導体チップの少なくとも一方と、の間に設けられるスペーサをさらに備える、請求項１に記載の半導体装置。
  10. 前記基板は、前記第１ワイヤおよび前記第２ワイヤの両方と電気的に接続される第３パッドをさらに備える、請求項１に記載の半導体装置。
  11. 前記第１積層体の半導体チップと、前記第２積層体の半導体チップと、を電気的に接続する接続配線をさらに備える、請求項２に記載の半導体装置。
  12. 前記第１半導体チップと、前記第２半導体チップと、の間に設けられる第３半導体チップをさらに備え、
    前記第１ワイヤおよび前記第２ワイヤは、前記第３方向から見て、前記第３半導体チップの上方で交差している、請求項１に記載の半導体装置。
  13. 前記第１ワイヤおよび前記第２ワイヤは、前記基板とは反対側の端部にボールボンディング部を有し、前記基板側の端部にウェッジボンディング部を有する、請求項１に記載の半導体装置。
  14. 基板の第１面上に、第１パッドおよび第２パッドを有する部材を設け、
    前記第１面に略平行な第1方向に沿った前記部材の両側に、複数の半導体チップが積層された第１積層体および第２積層体を設け、
    前記第１積層体と、前記第１パッドと、を電気的に接続する第１ワイヤ、および、前記第２積層体と、前記第２パッドと、を電気的に接続する第２ワイヤを形成する、
    ことを具備し、
    前記第１ワイヤおよび前記第２ワイヤは、前記第１方向、および、前記第１面に略垂直な第２方向の両方に略垂直な第３方向から見て、交差している、半導体装置の製造方法。
  15. 前記部材を設けた後に、前記第１パッドと、前記基板と、を電気的に接続する第３ワイヤ、および、前記第２パッドと、前記基板と、を電気的に接続する第４ワイヤを形成する、ことをさらに具備する、請求項１４に記載の半導体装置の製造方法。
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