JP2024034905A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2024034905A JP2024034905A JP2022139469A JP2022139469A JP2024034905A JP 2024034905 A JP2024034905 A JP 2024034905A JP 2022139469 A JP2022139469 A JP 2022139469A JP 2022139469 A JP2022139469 A JP 2022139469A JP 2024034905 A JP2024034905 A JP 2024034905A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- chip
- semiconductor device
- wire
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 270
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 23
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 238000012986 modification Methods 0.000 description 32
- 230000004048 modification Effects 0.000 description 32
- 239000010410 layer Substances 0.000 description 20
- 230000000694 effects Effects 0.000 description 13
- 239000012790 adhesive layer Substances 0.000 description 11
- 238000006073 displacement reaction Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 239000010931 gold Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4801—Structure
- H01L2224/48011—Length
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/4901—Structure
- H01L2224/4903—Connectors having different sizes, e.g. different diameters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/4905—Shape
- H01L2224/49051—Connectors having different shapes
- H01L2224/49052—Different loop heights
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/4917—Crossed wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06506—Wire or wire-like electrical connections between devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
- H01L2924/1435—Random access memory [RAM]
- H01L2924/1438—Flash memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Wire Bonding (AREA)
Abstract
【課題】パッケージをより小さくすることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置1は、配線基板10と、半導体チップ20と、半導体チップ30と、ボンディングワイヤ811a及びボンディングワイヤ821aを含むボンディングワイヤ81と、を備える。配線基板10は、面F1を有する。半導体チップ20は、面F1上に設けられる。半導体チップ30は、面F1上の半導体チップ20の位置から面F1に略平行なX方向の位置に設けられる。ボンディングワイヤ811aは、半導体チップ20と電気的に接続され、半導体チップ30側に延伸するように設けられる。ボンディングワイヤ821aは、半導体チップ30と電気的に接続され、半導体チップ20側に延伸するように設けられる。ボンディングワイヤ811a及びボンディングワイヤ821aは、X方向及び面F1に略垂直なZ方向の両方に略垂直なY方向から見て、交差している。
【選択図】図10A
【解決手段】半導体装置1は、配線基板10と、半導体チップ20と、半導体チップ30と、ボンディングワイヤ811a及びボンディングワイヤ821aを含むボンディングワイヤ81と、を備える。配線基板10は、面F1を有する。半導体チップ20は、面F1上に設けられる。半導体チップ30は、面F1上の半導体チップ20の位置から面F1に略平行なX方向の位置に設けられる。ボンディングワイヤ811aは、半導体チップ20と電気的に接続され、半導体チップ30側に延伸するように設けられる。ボンディングワイヤ821aは、半導体チップ30と電気的に接続され、半導体チップ20側に延伸するように設けられる。ボンディングワイヤ811a及びボンディングワイヤ821aは、X方向及び面F1に略垂直なZ方向の両方に略垂直なY方向から見て、交差している。
【選択図】図10A
Description
本実施形態は、半導体装置およびその製造方法に関する。
半導体パッケージにおいて、基板上に半導体チップが設けられ、基板と半導体チップとを接続するワイヤが設けられる場合がある。パッケージを小型化するために、設置面積を小さくすることが望まれる。
パッケージをより小さくすることができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、基板と、第1半導体チップと、第2半導体チップと、第1ワイヤと、第2ワイヤと、を備える。基板は、第1面を有する。第1半導体チップは、第1面上に設けられる。第2半導体チップは、第1面上の第1半導体チップの位置から第1面に略平行な第1方向の位置に設けられる。第1ワイヤは、第1半導体チップと電気的に接続され、第2半導体チップ側に延伸するように設けられる。第2ワイヤは、第2半導体チップと電気的に接続され、第1半導体チップ側に延伸するように設けられる。第1ワイヤおよび第2ワイヤは、第1方向、および、第1面に略垂直な第2方向の両方に略垂直な第3方向から見て、交差している。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1は、第1実施形態による半導体装置1の構成の一例を示す断面図である。半導体装置1は、配線基板10と、積層体S1、S2と、電子部品40と、ボンディングワイヤ81、82と、封止樹脂91とを備えている。半導体装置1は、例えば、NAND型フラッシュメモリのパッケージである。
図1は、第1実施形態による半導体装置1の構成の一例を示す断面図である。半導体装置1は、配線基板10と、積層体S1、S2と、電子部品40と、ボンディングワイヤ81、82と、封止樹脂91とを備えている。半導体装置1は、例えば、NAND型フラッシュメモリのパッケージである。
尚、図1は、基板(配線基板10)の表面に平行で互いに垂直なX方向およびY方向と、基板(配線基板10)の表面に垂直なZ方向とを示している。本明細書では、+Z方向を上方向として取り扱い、-Z方向を下方向として取り扱う。-Z方向は、重力方向と一致していても一致していなくてもよい。
配線基板10は、配線層(図示せず)と絶縁層(図示せず)とを含むプリント基板やインタポーザでよい。配線層には、例えば、銅(Cu)、ニッケル(Ni)またはそれらの合金等の低抵抗金属が用いられる。絶縁層には、例えば、ガラスエポキシ樹脂等の絶縁性材料が用いられる。配線基板10は、複数の配線層および複数の絶縁層を積層して構成された多層配線構造を有していてもよい。配線基板10は、例えば、インタポーザのように、その表面と裏面とを貫通する貫通電極を有してもよい。
配線基板10の表面(面F1)には、配線層上に設けられたソルダレジスト層が設けられている。ソルダレジスト層は、配線層を保護し、ショート不良を抑制するための絶縁層にも使用される。配線基板10の表面には、パッド17、18が設けられる。パッド17、18は、ソルダレジスト層から露出する配線層である。パッド17は、積層体S1と電気的に接続される。パッド18は、積層体S2と電気的に接続される。パッド17、18は、例えば、金(Au)めっき電極である。
配線基板10の裏面(面F2)には、配線層上に設けられたソルダレジスト層が設けられている。ソルダレジスト層から露出された配線層には、金属バンプ13が設けられている。金属バンプ13は、図示しない他の部品と配線基板10とを電気的に接続するために設けられている。
積層体S1は、半導体チップ20と、接着層21と、を有する。接着層21は、例えば、DAF(Die Attachment Film)である。積層体S1は、複数の半導体チップ20が積層方向(Z方向)に垂直な方向(例えば、-X方向)へずれて積層された積層体である。また、積層体S1は面F1上に設けられる。
半導体チップ20は、例えば、NAND型フラッシュメモリを含むメモリチップである。半導体チップ20は、その表面(上面)に半導体素子(図示せず)を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路(CMOS(Complementary Metal Oxide Semiconductor)回路)でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。図では、4つのメモリチップとしての半導体チップ20が積層されている。しかし、半導体チップの積層数は、3以下でも、5以上であってもよい。
積層体S2は、半導体チップ30と、接着層31と、を有する。接着層31は、例えば、DAF(Die Attachment Film)である。積層体S2は、複数の半導体チップ20が積層方向(Z方向)に垂直な方向(例えば、+X方向)へずれて積層された積層体である。また、積層体S2は、面F1上の積層体S1の位置から面F1に略平行なX方向の位置に設けられる。
半導体チップ30は、例えば、NAND型フラッシュメモリを含むメモリチップである。半導体チップ30は、その表面(上面)に半導体素子(図示せず)を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路(CMOS回路)でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。図では、4つのメモリチップとしての半導体チップ30が積層されている。しかし、半導体チップの積層数は、3以下でも、5以上であってもよい。
ボンディングワイヤ81は、配線基板10および半導体チップ20の任意のパッドに接続されている。ボンディングワイヤ82は、配線基板10および半導体チップ30の任意のパッドに接続されている。ボンディングワイヤ81、82は、例えば、金(Au)ワイヤである。ボンディングワイヤ81、82で接続するために、半導体チップ20、30は、パッド20p、30p(図2を参照)の分だけずらされて積層されている。
図1に示す例では、積層体S1のずれ方向(半導体チップ20のオフセット方向)は、-X方向である。積層体S2のずれ方向(半導体チップ30のオフセット方向)は、+X方向である。積層体S1の半導体チップ20と接続されるボンディングワイヤ81は、積層体S2側に設けられている。積層体S2の半導体チップ30と接続されるボンディングワイヤ82は、積層体S1側に設けられている。
ボンディングワイヤ81は、積層体S1と、配線基板10と、を電気的に接続する。より詳細には、ボンディングワイヤ81は、最下段の半導体チップ20と、パッド17と、を電気的に接続する。ボンディングワイヤ81は、半導体チップ20同士を電気的に接続する。ここで、基板のパッド17と積層体S1の最下段以外の半導体チップ20とがボンディングワイヤ81で接続されてもよい。
ボンディングワイヤ82は、積層体S2と、配線基板10と、を電気的に接続する。より詳細には、ボンディングワイヤ82は、最下段の半導体チップ30と、パッド18と、を電気的に接続する。ボンディングワイヤ82は、半導体チップ30同士を電気的に接続する。ここで、基板のパッド17と積層体S2の最下段以外の半導体チップ30とがボンディングワイヤ81で接続されてもよい。
以下では、複数のボンディングワイヤ81のうち、半導体チップ20とパッド17とを電気的に接続するボンディングワイヤ81を、ボンディングワイヤ811と呼ぶ。同様に、複数のボンディングワイヤ82のうち、半導体チップ30とパッド17とを電気的に接続するボンディングワイヤ82を、ボンディングワイヤ821と呼ぶ。
より詳細には、ボンディングワイヤ811は、半導体チップ20と電気的に接続され、積層体S2側に延伸するように設けられる。ボンディングワイヤ821は、半導体チップ30と電気的に接続され、積層体S1側に延伸するように設けられる。ボンディングワイヤ811は、第1ワイヤの一例である。ボンディングワイヤ821は、第2ワイヤの一例である。
また、ボンディングワイヤ811、821は、X方向、および、面F1に略垂直なZ方向の両方に略垂直なY方向から見て、交差している(一部で重なっている)。これにより、配線基板10のパッド17、18と、積層体S1、S2と、の間の領域が、積層体S1、S2同士で一部共有(重複)させることができる。この結果、パッケージサイズをより小さくすることができる。Z方向は、第2方向の一例である。Y方向は、第3方向の一例である。
電子部品40は、半導体装置1の動作に用いられる部品である。電子部品40は、例えば、キャパシタおよび抵抗等を含む。電子部品40は、配線基板10上に設けられる。尚、電子部品40の配置の詳細については、後で説明する。
さらに、封止樹脂91が、積層体S1、S2、電子部品40、ボンディングワイヤ81、82等を封止している。これにより、半導体装置1は、積層体S1、S2を配線基板10上において1つの半導体パッケージとして構成されている。
次に、ボンディングワイヤ81、82の詳細について説明する。
図2は、第1実施形態によるボンディングワイヤ81、82およびパッド17、18の構成の一例を示す上面図である。図2は、図1に示すボンディングワイヤ81、82をZ方向から見た図である。
パッド17、18は、例えば、配線形状(フィンガー形状)を有する。
パッド17は、積層体S2(半導体チップ30)側に配置される。パッド18は、積層体S1(半導体チップ20)側に配置される。これは、ボンディングワイヤ81、82を形成するために必要な打点間距離を確保するためである。従って、最下段の半導体チップ20と、最下段の半導体チップ30と、の間の距離は、ボンディングワイヤ81、82の 打点間距離に応じて設定される。
図2に示すパッド17、18の配置は、一例である。例えば、パッド20p、30pが比較的密に配置されている位置では、パッド17、18は、Y方向に沿って交互に配置されている。パッド20p、30pは、例えば、アルミニウム(Al)電極である。
図3は、ボンディングの方法およびボンディングワイヤの形状の例を示す図である。図3の左側は、正ボンディングを示す。図3の右側は、逆ボンディングを示す。図3の上側は、キャピラリC1の先端の軌道C2を示す。図3の下側は、ボンディングの順番を示す。
正ボンディングでは、半導体チップ20、30側、すなわち、配線基板10とは反対側に第1ボンディングを行い、配線基板10側に第2ボンディングを行う。正ボンディングでは、ワイヤ形状を形成するために、キャピラリC1は、第1ボンディングの後、第2ボンディングの位置とは反対側(図3の紙面左方向)に移動する。
図3の上側に示すように、ボンディングワイヤ81、82は、第1ボンディング(パッド20p、30p)の端部にボールボンディング部を有し、第2ボンディング(パッド17、18)の端部のウェッジボンディング部を有する。
また、図3の下側に示すように、正ボンディングでは、複数のボンディングワイヤ81、82は、上から下に順番に形成される。
逆ボンディングでは、配線基板10側に第1ボンディングを行い、半導体チップ20、30側、すなわち、配線基板10とは反対側に第2ボンディングを行う。逆ボンディングでは、ワイヤ形状を形成するために、キャピラリC1は、第1ボンディングの後、第2ボンディングの位置とは反対側(図3の紙面左方向)に移動する。
図3の上側に示すように、ボンディングワイヤ81、82は、第1ボンディング(パッド17、18)の端部にボールボンディング部を有し、第2ボンディング(パッド20p、30p)の端部のウェッジボンディング部を有する。
また、図3の下側に示すように、逆ボンディングでは、複数のボンディングワイヤ81、82は、下から上に順番に形成される。
逆ボンディングの場合、上記のように、キャピラリC1、半導体チップ20、30とは反対側(図3の紙面左方向)に移動する。この場合、キャピラリC1が他の半導体チップ20、30または電子部品等と接触する可能性がある。従って、ボンディングワイヤ81、82は、正ボンディングで形成されることが好ましい。すなわち、ボンディングワイヤ81、82は、配線基板10とは反対側の端部にボールボンディング部を有し、配線基板10側の端部にウェッジボンディング部を有することが好ましい。これにより、積層体S1、S2、および、電子部品40等をより近づけて配置することができる。この結果、パッケージサイズをより小さくすることができる。
以上のように、第1実施形態によれば、ボンディングワイヤ811、821は、Y方向から見て、交差している。Y方向は、X方向およびZ方向の両方に略垂直な方向である。X方向は、積層体S1、S2が並べられた方向である。Z方向は、配線基板10の面F1に略垂直な方向である。これにより、必要な配置面積を抑制することができ、パッケージサイズ(面積)をより小さくすることができる。
また、電子部品40は、積層体S1と配線基板10との間の空間(軒下)SP1、および、積層体S2と配線基板10との間の空間(軒下)SP2の少なくとも一部に配置される。図1に示す例では、電子部品40は、空間SP2に入り込むように配置されている。すなわち、電子部品40は、Z方向から見て、積層体S2と重なるように配置されている。空間SP1、SP2は、中心部に設けられるボンディングワイヤ81、82とは反対側である外側に形成される。従って、他の部品等が空間SP1、SP2に配置されてもよい。これにより、パッケージサイズをより小さくすることができる。尚、電子部品40の配置は、図1に示す例に限られない。また、電子部品40は、必ずしも設けられなくてもよい。
尚、配線基板10(パッド17)と接続されるボンディングワイヤ811は、最下段の半導体チップ20と接続されている。しかし、これに限られず、ボンディングワイヤ811は、積層体S1における最下段以外の半導体チップ20と接続されてもよい。また、配線基板10(パッド18)と接続されるボンディングワイヤ821は、最下段の半導体チップ30と接続されている。しかし、これに限られず、ボンディングワイヤ821は、積層体S2における最下段以外の半導体チップ30と接続されてもよい。
(比較例)
図4は、比較例による半導体装置1aの構成の一例を示す断面図である。図4の上側は、第1実施形態による半導体装置1を示し、下側は、比較例による半導体装置1aを示す。尚、金属バンプ13は省略されている。
図4は、比較例による半導体装置1aの構成の一例を示す断面図である。図4の上側は、第1実施形態による半導体装置1を示し、下側は、比較例による半導体装置1aを示す。尚、金属バンプ13は省略されている。
比較例では、積層体S1のずれ方向は、+X方向である。積層体S2のずれ方向は、-X方向である。積層体S1の半導体チップ20と接続されるボンディングワイヤ81は、積層体S2とは反対側に設けられている。積層体S2の半導体チップ30と接続されるボンディングワイヤ82は、積層体S1とは反対側に設けられている。従って、ボンディングワイヤ81、82は、Y方向から見て、交差していない。
比較例において、チップ-チップ間距離D1は、積層体S1と積層体S2との間の距離である。フィンガー領域距離D2は、最下層の半導体チップ(チップ端)とパッド(パッド端)との間の距離である。
第1実施形態では、チップ-チップ間距離D1、積層体S1のフィンガー領域距離D2、および、積層体S2のフィンガー領域距離D2を一部共有させることができる。これにより、チップ-チップ間距離D1とフィンガー領域距離D2の和を低減することができる。例えば、最大で、チップ-チップ間距離D1の300μm、および、フィンガー領域距離D2の410μmの和の710μmの配置距離を低減することができる。この結果、パッケージサイズをより小さくすることができる。
(第2実施形態)
図5は、第2実施形態による半導体装置1の構成の一例を示す断面図である。第2実施形態は、積層体S1、S2がそれぞれ1段の半導体チップ20、30である点で、第1実施形態とは異なっている。
図5は、第2実施形態による半導体装置1の構成の一例を示す断面図である。第2実施形態は、積層体S1、S2がそれぞれ1段の半導体チップ20、30である点で、第1実施形態とは異なっている。
半導体装置1は、1段の半導体チップ20と、1段の半導体チップ30と、1つのボンディングワイヤ81と、1つのボンディングワイヤ82と、を備える。
図5に示すボンディングワイヤ81、82は、図1を参照して説明した第1実施形態と同様に、Y方向から見て、交差している。これにより、パッケージサイズをより小さくすることができる。
第2実施形態による半導体装置1のその他の構成は、第1実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
第2実施形態のように、半導体チップ20、30の積層数がそれぞれ1段であってもよい。第2実施形態による半導体装置1は、第1実施形態と同様の効果を得ることができる。
(第3実施形態)
図6は、第3実施形態による半導体装置1の構成の一例を示す断面図である。第3実施形態では、第1実施形態と比較して、積層体S1、S2の積層数が異なっている。
図6は、第3実施形態による半導体装置1の構成の一例を示す断面図である。第3実施形態では、第1実施形態と比較して、積層体S1、S2の積層数が異なっている。
積層体S1は、チップ群20g1、20g2を有する。
チップ群20g1は、複数の半導体チップ20が面F1に略平行なずれ方向(オフセット方向)へずれて積層されたチップ群である。チップ群20g1は、例えば、4つの半導体チップ20を有する。チップ群20g1は、第1チップ群の一例である。
チップ群20g2は、チップ群20g1上に設けられる。チップ群20g2は、複数の半導体チップ20がチップ群20g1のずれ方向とは反対方向へずれて積層されたチップ群である。チップ群20g2は、例えば、4つの半導体チップ20を有する。チップ群20g2は、第2チップ群の一例である。
図6に示す例では、チップ群20g1のずれ方向は、+X方向である。チップ群20g2のずれ方向は、-X方向である。チップ群20g1の半導体チップ20と接続されるボンディングワイヤ81は、積層体S2とは反対側に設けられている。チップ群20g2の半導体チップ20と接続されるボンディングワイヤ81は、積層体S2側に設けられている。
積層体S2は、チップ群30g1、30g2を有する。
チップ群30g1は、複数の半導体チップ30が面F1に略平行なずれ方向へずれて積層されたチップ群である。チップ群30g1は、例えば、4つの半導体チップ30を有する。チップ群30g1は、第3チップ群の一例である。
チップ群30g2は、チップ群30g1上に設けられる。チップ群30g2は、複数の半導体チップ30がチップ群30g1のずれ方向とは反対方向へずれて積層されたチップ群である。チップ群30g2は、例えば、4つの半導体チップ30を有する。チップ群30g2は、第4チップ群の一例である。
図6に示す例では、チップ群30g1のずれ方向は、-X方向である。チップ群30g2のずれ方向は、+X方向である。チップ群30g1の半導体チップ30と接続されるボンディングワイヤ82は、積層体S1とは反対側に設けられている。チップ群30g2の半導体チップ30と接続されるボンディングワイヤ82は、積層体S1側に設けられている。
図6に示すボンディングワイヤ811、821は、Y方向から見て、交差している。これにより、パッケージサイズをより小さくすることができる。
また、積層体S1と、配線基板10と、の間には、空間SP1が存在する。積層体S2と、配線基板10と、の間には、空間SP2が存在する。
ボンディングワイヤ811は、空間SP2に達するように延伸する。ボンディングワイヤ811は、空間SP2でパッド17と接続される。すなわち、パッド17、および、パッド17に接続されるボンディングワイヤ811は、Z方向から見て、積層体S2と重なっている。これにより、パッケージサイズをさらに小さくすることができる。
ボンディングワイヤ821は、空間SP1に達するように延伸する。ボンディングワイヤ821は、空間SP1でパッド18と接続される。すなわち、パッド18、および、パッド18に接続されるボンディングワイヤ821は、Z方向から見て、積層体S1と重なっている。これにより、パッケージサイズをさらに小さくすることができる。
また、チップ群20g1のずれ方向は、積層体S2側の方向である。チップ群30g1のずれ方向は、積層体S1側の方向である。この場合、図6に示すように、積層体S1の積層体S2側の側面形状、および、積層体S2の積層体S1側の側面形状を合わせた形状は、略X字状になる。この場合、ボンディングワイヤ811を空間SP2内に入りやすくすることができ、同様に、ボンディングワイヤ821を空間SP1内に入りやすくすることができる。
尚、ボンディングワイヤ811は、チップ群20g2の最下段の半導体チップ20と接続されている。しかし、これに限られず、ボンディングワイヤ811は、例えば、チップ群20g2の最下段以外の半導体チップ20と接続されていてもよい。また、ボンディングワイヤ821は、チップ群30g2の最下段の半導体チップ30と接続されている。しかし、これに限られず、ボンディングワイヤ821は、例えば、チップ群30g2の最下段以外の半導体チップ30と接続されていてもよい。
第3実施形態のように、積層体S1、S2の積層数が変更されてもよい。第3実施形態による半導体装置1は、第1実施形態と同様の効果を得ることができる。
(第4実施形態)
図7は、第4実施形態による半導体装置1の構成の一例を示す断面図である。第4実施形態では、第3実施形態と比較して、ボンディングワイヤ81、82と空間SP1、SP2との間の位置関係が異なっている。
図7は、第4実施形態による半導体装置1の構成の一例を示す断面図である。第4実施形態では、第3実施形態と比較して、ボンディングワイヤ81、82と空間SP1、SP2との間の位置関係が異なっている。
図7に示す例では、ボンディングワイヤ811は、空間SP2には達していない。ボンディングワイヤ821は、空間SP1には達していない。
第4実施形態による半導体装置1のその他の構成は、第3実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
第4実施形態のように、ボンディングワイヤ81、82と空間SP1、SP2との間の位置関係が変更されてもよい。第4実施形態による半導体装置1は、第3実施形態と同様の効果を得ることができる。
(第5実施形態)
図8は、第5実施形態による半導体装置1の構成の一例を示す断面図である。第5実施形態では、第3実施形態と比較して、積層体S2における半導体チップ30のずれ方向が異なっている。
図8は、第5実施形態による半導体装置1の構成の一例を示す断面図である。第5実施形態では、第3実施形態と比較して、積層体S2における半導体チップ30のずれ方向が異なっている。
図8に示す例では、チップ群30g1のずれ方向は、+X方向である。チップ群30g2のずれ方向は、-X方向である。チップ群30g1の半導体チップ30と接続されるボンディングワイヤ82は、積層体S1側に設けられている。チップ群30g2の半導体チップ30と接続されるボンディングワイヤ82は、積層体S1とは反対側に設けられている。
また、積層体S1と積層体S2との間で、半導体チップのずれ方向が同じである。
第5実施形態による半導体装置1のその他の構成は、第3実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
第5実施形態のように、半導体チップのずれ方向が変更されてもよい。第5実施形態による半導体装置1は、第3実施形態と同様の効果を得ることができる。
(第6実施形態)
図9は、第6実施形態による半導体装置1の構成の一例を示す断面図である。第6実施形態では、第3実施形態と比較して、積層体S1、S2における半導体チップ20、30のずれ方向が異なっている。
図9は、第6実施形態による半導体装置1の構成の一例を示す断面図である。第6実施形態では、第3実施形態と比較して、積層体S1、S2における半導体チップ20、30のずれ方向が異なっている。
図9に示す例では、チップ群20g1のずれ方向は、-X方向である。チップ群20g2のずれ方向は、+X方向である。チップ群20g1の半導体チップ20と接続されるボンディングワイヤ81は、積層体S2側に設けられている。チップ群20g2の半導体チップ20と接続されるボンディングワイヤ81は、積層体S2とは反対側に設けられている。
図9に示す例では、チップ群30g1のずれ方向は、+X方向である。チップ群30g2のずれ方向は、-X方向である。チップ群30g1の半導体チップ30と接続されるボンディングワイヤ82は、積層体S1側に設けられている。チップ群30g2の半導体チップ30と接続されるボンディングワイヤ82は、積層体S1とは反対側に設けられている。
第6実施形態による半導体装置1のその他の構成は、第3実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
第6実施形態のように、半導体チップのずれ方向が変更されてもよい。第6実施形態による半導体装置1は、第3実施形態と同様の効果を得ることができる。
(第7実施形態)
図10Aは、第7実施形態による半導体装置1の構成の一例を示す断面図である。図10Bは、第7実施形態による半導体装置1の構成の一例を示す上面図である。図11Bは、図11Aに示す中継チップ50をZ方向から見た図である。第7実施形態では、第3実施形態と比較して、中継チップ50がさらに設けられている。
図10Aは、第7実施形態による半導体装置1の構成の一例を示す断面図である。図10Bは、第7実施形態による半導体装置1の構成の一例を示す上面図である。図11Bは、図11Aに示す中継チップ50をZ方向から見た図である。第7実施形態では、第3実施形態と比較して、中継チップ50がさらに設けられている。
半導体装置1は、中継チップ50と、接着層51と、をさらに備える。
中継チップ50は、積層体S1と積層体S2との間に設けられる。中継チップ50は、上面にパッド50p1、50p2を有する。パッド50p1、50p2は、配線基板10と電気的に接続される。中継チップ50は、接着層51を介して面F1に接着されている。
中継チップ50は、例えば、シリコンチップである。中継チップ50は、例えば、配線基板10と電気的に接続される金属パターンが設けられた部材であってもよい。部材の材質は、例えば、ガラスまたは樹脂等であってもよい。
ボンディングワイヤ811は、ボンディングワイヤ811aと、ボンディングワイヤ811bと、を有する。
ボンディングワイヤ811aは、半導体チップ20と、パッド50p1と、を電気的に接続する。ボンディングワイヤ811aは、第1ワイヤの一例である。
ボンディングワイヤ811bは、パッド50p1と、パッド17と、を電気的に接続する。ボンディングワイヤ811bは、第3ワイヤの一例である。
ボンディングワイヤ821は、ボンディングワイヤ821aと、ボンディングワイヤ821bと、を有する。
ボンディングワイヤ821aは、半導体チップ30と、パッド50p2と、を電気的に接続する。ボンディングワイヤ821aは、第2ワイヤの一例である。
ボンディングワイヤ821bは、パッド50p2と、パッド18と、を電気的に接続する。ボンディングワイヤ821bは、第4ワイヤの一例である。
図10Aおよび図10Bに示すボンディングワイヤ811a、821aは、Y方向から見て、交差している。これにより、パッケージサイズをより小さくすることができる。
また、ボンディングワイヤ811bは、空間SP2に達するように延伸する。ボンディングワイヤ811bは、空間SP2でパッド17と接続される。ボンディングワイヤ821bは、空間SP1に達するように延伸する。ボンディングワイヤ821bは、空間SP1でパッド18と接続される。これにより、パッケージサイズをさらに小さくすることができる。
尚、中継チップ50は、例えば、パッド50p1、50p2と、配線基板10と、を電気的に接続する貫通電極を有してもよい。この場合、中継チップ50は、例えば、配線基板10にフリップチップ接続される。また、ボンディングワイヤ811b、821bが設けられなくてもよい。
第7実施形態による半導体装置1のその他の構成は、第3実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
次に、半導体装置1の製造方法について説明する。
図11A~図11Cは、第7実施形態による半導体装置1の製造方法の一例を示す断面図である。
まず、図11Aに示すように、面F1上に、接着層51を介して中継チップ50を設ける。中継チップ50は、上面にパッド50p1、50p2を有する。その後、ボンディングワイヤ81、82を形成する。すなわち、パッド50p1と、パッド17と、を電気的に接続するボンディングワイヤ811b、および、パッド50p2と、パッド18と、を電気的に接続するボンディングワイヤ821bを形成する。
次に、図11Bに示すように、面F1に略平行なX方向に沿った中継チップ50の両側に、チップ群20g1、30g1を設ける。その後、チップ群20g1、30g1のそれぞれと電気的に接続されるボンディングワイヤ81、82を形成する。
次に、図11Cに示すように、チップ群20g1、30g1上に、チップ群20g2、30g2を設ける。これにより、積層体S1、S2が形成される。その後、チップ群20g2、30g2のそれぞれと電気的に接続されるボンディングワイヤ81、82を形成する。すなわち、積層体S1(チップ群20g2)と、パッド50p1と、を電気的に接続するボンディングワイヤ811a、および、積層体S2(チップ群30g2)と、パッド50p2と、を電気的に接続するボンディングワイヤ821aを形成する。
その後、封止樹脂91を形成することにより、図10Aおよび図10Bに示す半導体装置1が完成する。
第7実施形態のように、中継チップ50が設けられてもよい。第7実施形態による半導体装置1は、第3実施形態と同様の効果を得ることができる。
(第7実施形態の第1変形例)
図12Aは、第7実施形態の第1変形例による半導体装置1の構成の一例を示す断面図である。図12Bは、第7実施形態の第1変形例による半導体装置1の構成の一例を示す上面図である。図12Bは、図12Aに示す中継チップ50をZ方向から見た図である。第7実施形態の第1変形例では、第7実施形態と比較して、中継チップ50の周辺の配線構成が異なっている。
図12Aは、第7実施形態の第1変形例による半導体装置1の構成の一例を示す断面図である。図12Bは、第7実施形態の第1変形例による半導体装置1の構成の一例を示す上面図である。図12Bは、図12Aに示す中継チップ50をZ方向から見た図である。第7実施形態の第1変形例では、第7実施形態と比較して、中継チップ50の周辺の配線構成が異なっている。
図12Aおよび図12Bに示す例では、ボンディングワイヤ811bは、パッド50p1から積層体S1に向かって延伸する。ボンディングワイヤ812bは、パッド50p2から積層体S2に向かって延伸する。
第7実施形態の第1変形例では、ボンディングワイヤ811bは、空間SP1に達するように延伸する。ボンディングワイヤ811bは、空間SP1でパッド17と接続される。ボンディングワイヤ821bは、空間SP2に達するように延伸する。ボンディングワイヤ821bは、空間SP2でパッド18と接続される。これにより、パッケージサイズをさらに小さくすることができる。
第7実施形態の第1変形例による半導体装置1のその他の構成は、第7実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
第7実施形態の第1変形例のように、中継チップ50の周辺の配線構成が変更されてもよい。第7実施形態の第1変形例による半導体装置1は、第7実施形態と同様の効果を得ることができる。
(第7実施形態の第2変形例)
図13Aは、第7実施形態の第2変形例による半導体装置1の構成の一例を示す断面図である。図13Bは、第7実施形態の第2変形例による半導体装置1の構成の一例を示す上面図である。図13Bは、図13Aに示す中継チップ50をZ方向から見た図である。第7実施形態の第2変形例では、第7実施形態の第1変形例と比較して、パッド50p1、50p2の構成が異なっている。
図13Aは、第7実施形態の第2変形例による半導体装置1の構成の一例を示す断面図である。図13Bは、第7実施形態の第2変形例による半導体装置1の構成の一例を示す上面図である。図13Bは、図13Aに示す中継チップ50をZ方向から見た図である。第7実施形態の第2変形例では、第7実施形態の第1変形例と比較して、パッド50p1、50p2の構成が異なっている。
図13Aおよび図13Bに示す例では、パッド50p1、50p2は、例えば、矩形状である。パッド50p1、50p2のX方向の長さは、パッド50p1、50p2のY方向の長さよりも長い。パッド50p1、50p2は、例えば、Y方向から見て、重なっている。パッド50p1がX方向に長い形状を有することにより、ボンディングワイヤ811a、811bのボンディング位置をX方向にずらすことができる。パッド50p2がX方向に長い形状を有することにより、ボンディングワイヤ821a、821bのボンディング位置をX方向にずらすことができる。
第7実施形態の第2変形例による半導体装置1のその他の構成は、第7実施形態の第1変形例による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
第7実施形態の第2変形例のように、パッド50p1、50p2の構成が変更されてもよい。第7実施形態の第2変形例による半導体装置1は、第7実施形態の第1変形例と同様の効果を得ることができる。
(第7実施形態の第3変形例)
図14Aは、第7実施形態の第3変形例による半導体装置1の構成の一例を示す断面図である。図14Bは、第7実施形態の第3変形例による半導体装置1の構成の一例を示す上面図である。図14Bは、図14Aに示す中継チップ50をZ方向から見た図である。第7実施形態の第3変形例では、第7実施形態と比較して、中継チップ50の周辺の配線構造が異なっている。
図14Aは、第7実施形態の第3変形例による半導体装置1の構成の一例を示す断面図である。図14Bは、第7実施形態の第3変形例による半導体装置1の構成の一例を示す上面図である。図14Bは、図14Aに示す中継チップ50をZ方向から見た図である。第7実施形態の第3変形例では、第7実施形態と比較して、中継チップ50の周辺の配線構造が異なっている。
パッド50p1は、パッド50p1a、50p1bを有する。パッド50p2は、パッド50p2a、50p2bを有する。
中継チップ50は、配線50rをさらに有する。配線50rは、パッド50p1aと、パッド50p1bと、を電気的に接続する。また、配線50rは、パッド50p2aと、パッド50p2bと、を電気的に接続する。配線50rは、例えば、再配線である。
ボンディングワイヤ811aは、半導体チップ20と、パッド50p1aと、を電気的に接続する。
ボンディングワイヤ811bは、パッド50p1bと、パッド17と、を電気的に接続する。
ボンディングワイヤ821aは、半導体チップ30と、パッド50p2aと、を電気的に接続する。
ボンディングワイヤ821bは、パッド50p2bと、パッド18と、を電気的に接続する。
第7実施形態の第3変形例では、ボンディングワイヤ811bは、空間SP1に達するように延伸する。ボンディングワイヤ811bは、空間SP1でパッド17と接続される。ボンディングワイヤ821bは、空間SP2に達するように延伸する。ボンディングワイヤ821bは、空間SP2でパッド18と接続される。これにより、パッケージサイズをさらに小さくすることができる。
第7実施形態の第3変形例のように、中継チップ50の周辺の配線構成が変更されてもよい。第7実施形態の第3変形例による半導体装置1は、第7実施形態と同様の効果を得ることができる。
(第8実施形態)
図15は、第8実施形態による半導体装置1の構成の一例を示す断面図である。第8実施形態では、第3実施形態と比較して、スペーサ60が設けられている。尚、積層体S1、S2のずれ方向は、図8に示す積層体S1、S2のずれ方向と同じである。
図15は、第8実施形態による半導体装置1の構成の一例を示す断面図である。第8実施形態では、第3実施形態と比較して、スペーサ60が設けられている。尚、積層体S1、S2のずれ方向は、図8に示す積層体S1、S2のずれ方向と同じである。
半導体装置1は、スペーサ60と、接着層61と、をさらに備える。
スペーサ60は、配線基板10と、積層体S2と、の間に設けられる。スペーサ60は、接着層61を介して面F1に接着されている。スペーサ60は、例えば、シリコンチップである。
また、スペーサ60により空間SP2が形成され、ボンディングワイヤ811が空間SP2に達するように延伸してもよい。
尚、スペーサ60は、配線基板10と、積層体S1と、の間に設けられてもよい。
第8実施形態による半導体装置1のその他の構成は、第3実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
第8実施形態のように、スペーサ60が設けられてもよい。第8実施形態による半導体装置1は、第3実施形態と同様の効果を得ることができる。
(第9実施形態)
図16は、第9実施形態による半導体装置1の構成の一例を示す断面図である。第9実施形態では、第1実施形態と比較して、パッド17、18として同じパッドが用いられている。
図16は、第9実施形態による半導体装置1の構成の一例を示す断面図である。第9実施形態では、第1実施形態と比較して、パッド17、18として同じパッドが用いられている。
配線基板10は、パッド19をさらに有する。
パッド19は、ボンディングワイヤ811およびボンディングワイヤ821の両方と電気的に接続される。より詳細には、パッド19は、基準電圧供給用のパッド20p、30p同士を接続する。基準電圧は、例えば、電源電圧またはグランドである。これにより、電源強化を行うことができる。尚、パッド19は、信号入出力用のパッド20p、30p同士を接続してもよい。
図17は、第9実施形態によるボンディングワイヤ81、82およびパッド19の構成の一例を示す上面図である。
尚、パッド19の他に、図2に示すパッド17、18も設けられている。しかし、図17では、パッド17、18は省略されている。
第9実施形態による半導体装置1のその他の構成は、第1実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
第9実施形態のように、パッド17、18として同じパッドが用いられてもよい。第9実施形態による半導体装置1は、第1実施形態と同様の効果を得ることができる。
(第10実施形態)
図18は、第10実施形態による半導体装置1の構成の一例を示す断面図である。第10実施形態では、第1実施形態と比較して、積層体S1、S2間で半導体チップ同士が接続されている。
図18は、第10実施形態による半導体装置1の構成の一例を示す断面図である。第10実施形態では、第1実施形態と比較して、積層体S1、S2間で半導体チップ同士が接続されている。
半導体装置1は、接続配線70をさらに備える。接続配線70は例えばボンディングワイヤである。
接続配線70は、半導体チップ20と、半導体チップ30と、を電気的に接続する。より詳細には、接続配線70は、基準電圧供給用のパッド20p、30p同士を接続する。基準電圧は、例えば、電源電圧またはグランドである。これにより、電源強化を行うことができる。尚、接続配線70は、信号入出力用のパッド20p、30p同士を接続してもよい。
尚、図18では、2つの接続配線70が設けられる。しかし、接続配線70の数は、2つに限られない。また、接続配線70は、下から1段目および4段目の半導体チップ20、30と接続されている。しかし、これに限られず、接続配線70は、他の段の半導体チップ20、30と接続されてもよい。積層体S1とS2とで異なる段にある半導体チップ20、30を接続配線70で接続してもよい。例えば、接続配線70が積層体S1の4段目と積層体S2の1段目とを接続してもよい。
第10実施形態による半導体装置1のその他の構成は、第1実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
第10実施形態のように、積層体S1、S2間で半導体チップ同士が接続されてもよい。第10実施形態による半導体装置1は、第3実施形態と同様の効果を得ることができる。
(第11実施形態)
図19は、第11実施形態による半導体装置1の構成の一例を示す断面図である。第11実施形態では、第1実施形態と比較して、半導体チップ52が設けられている。
図19は、第11実施形態による半導体装置1の構成の一例を示す断面図である。第11実施形態では、第1実施形態と比較して、半導体チップ52が設けられている。
半導体装置1は、半導体チップ52と、接着層53と、をさらに備える。
半導体チップ52は、積層体S1と、積層体S2と、の間に設けられる。半導体チップ52は、上面にパッド(図示せず)を有する。半導体チップ52は、接着層53を介して面F1に接着されている。尚、半導体チップ52と、配線基板10と、を電気的に接続するボンディングワイヤは、省略されている。
半導体チップ52は、例えば、メモリチップを制御するコントローラチップである。半導体チップ52の配線基板10を向いた面とは反対側の面には、図示しない半導体素子が設けられている。半導体素子は、例えば、コントローラを構成するCMOS回路でよい。
図19に示すボンディングワイヤ811、821は、Y方向から見て、交差している。より詳細には、ボンディングワイヤ811、821は、半導体チップ52の上方で交差している。これにより、パッケージサイズをより小さくすることができる。
尚、ボンディングワイヤ81、82は、図10Aおよび図10Bに示す中継チップ50と同様に、半導体チップ52と、半導体チップ20または半導体チップ30と、の間を直接接続してもよい。
第11実施形態による半導体装置1のその他の構成は、第1実施形態による半導体装置1の対応する構成と同様であるため、その詳細な説明を省略する。
第11実施形態のように、半導体チップ52が設けられてもよい。第7実施形態による半導体装置1は、第1実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1 半導体装置、10 配線基板、17 パッド、18 パッド、19 パッド、20 半導体チップ、20g1 チップ群、20g2 チップ群、20p パッド、30 半導体チップ、30g1 チップ群、30g2 チップ群、30p パッド、40 電子部品、50 中継チップ、52 半導体チップ、81 ボンディングワイヤ、82 ボンディングワイヤ、F1 面、S1 積層体、S2 積層体、SP1 空間、SP2 空間
Claims (15)
- 第1面を有する基板と、
前記第1面上に設けられる第1半導体チップと、
前記第1面上の前記第1半導体チップの位置から前記第1面に略平行な第1方向の位置に設けられる第2半導体チップと、
前記第1半導体チップと電気的に接続され、前記第2半導体チップ側に延伸するように設けられる第1ワイヤと、
前記第2半導体チップと電気的に接続され、前記第1半導体チップ側に延伸するように設けられる第2ワイヤと、
を備え、
前記第1ワイヤおよび前記第2ワイヤは、前記第1方向、および、前記第1面に略垂直な第2方向の両方に略垂直な第3方向から見て、交差している、半導体装置。 - 複数の半導体チップが前記第2方向に積層された第1積層体と、
複数の半導体チップが前記第2方向に積層された第2積層体と、
をさらに備え、
前記第1半導体チップは、前記第1積層体における1つの半導体チップであり、
前記第2半導体チップは、前記第2積層体における1つの半導体チップである、請求項1に記載の半導体装置。 - 前記第1積層体は、
複数の半導体チップが前記第1面に略平行な第4方向へずれて積層される第1チップ群と、
前記第1チップ群上に設けられ、複数の半導体チップが前記第4方向とは反対方向へずれて積層される第2チップ群と、
を有し、
前記第2積層体は、
複数の半導体チップが前記第1面に略平行な第5方向へずれて積層される第3チップ群と、
前記第3チップ群上に設けられ、複数の半導体チップが前記第5方向とは反対方向へずれて積層される第4チップ群と、
を有する、請求項2に記載の半導体装置。 - 前記第4方向は、前記第2積層体側の方向であり、
前記第5方向は、前記第1積層体側の方向である、請求項3に記載の半導体装置。 - 前記第1ワイヤが、前記第2積層体と、前記基板と、の間の空間に達するように延伸することと、
前記第2ワイヤが、前記第1積層体と、前記基板と、の間の空間まで達するように延伸すること、の少なくともどちらか一方である、請求項3に記載の半導体装置。 - 前記第1積層体と前記第2積層体との間に設けられ、前記基板と電気的に接続される第1パッドおよび第2パッドを有する部材をさらに備え、
前記第1ワイヤは、前記第1パッドと接続され、
前記第2ワイヤは、前記第2パッドと接続される、請求項3に記載の半導体装置。 - 前記第1パッドと、前記基板と、を電気的に接続する第3ワイヤと、
前記第2パッドと、前記基板と、を電気的に接続する第4ワイヤと、
をさらに備え、
前記第3ワイヤが、前記第2積層体と、前記基板と、の間の空間に達するように延伸することと、
前記第4ワイヤが、前記第1積層体と、前記基板と、の間の空間に達するように延伸すること、のの少なくともどちらか一方である、請求項6に記載の半導体装置。 - 前記基板上に設けられる電子部品をさらに備え、
前記電子部品は、複数の半導体チップが前記第1面に平行な方向へずれて積層される前記第1積層体または前記第2積層体と、前記基板と、の間の空間の少なくとも一部に配置される、請求項2に記載の半導体装置。 - 前記基板と、前記第1半導体チップおよび前記第2半導体チップの少なくとも一方と、の間に設けられるスペーサをさらに備える、請求項1に記載の半導体装置。
- 前記基板は、前記第1ワイヤおよび前記第2ワイヤの両方と電気的に接続される第3パッドをさらに備える、請求項1に記載の半導体装置。
- 前記第1積層体の半導体チップと、前記第2積層体の半導体チップと、を電気的に接続する接続配線をさらに備える、請求項2に記載の半導体装置。
- 前記第1半導体チップと、前記第2半導体チップと、の間に設けられる第3半導体チップをさらに備え、
前記第1ワイヤおよび前記第2ワイヤは、前記第3方向から見て、前記第3半導体チップの上方で交差している、請求項1に記載の半導体装置。 - 前記第1ワイヤおよび前記第2ワイヤは、前記基板とは反対側の端部にボールボンディング部を有し、前記基板側の端部にウェッジボンディング部を有する、請求項1に記載の半導体装置。
- 基板の第1面上に、第1パッドおよび第2パッドを有する部材を設け、
前記第1面に略平行な第1方向に沿った前記部材の両側に、複数の半導体チップが積層された第1積層体および第2積層体を設け、
前記第1積層体と、前記第1パッドと、を電気的に接続する第1ワイヤ、および、前記第2積層体と、前記第2パッドと、を電気的に接続する第2ワイヤを形成する、
ことを具備し、
前記第1ワイヤおよび前記第2ワイヤは、前記第1方向、および、前記第1面に略垂直な第2方向の両方に略垂直な第3方向から見て、交差している、半導体装置の製造方法。 - 前記部材を設けた後に、前記第1パッドと、前記基板と、を電気的に接続する第3ワイヤ、および、前記第2パッドと、前記基板と、を電気的に接続する第4ワイヤを形成する、ことをさらに具備する、請求項14に記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022139469A JP2024034905A (ja) | 2022-09-01 | 2022-09-01 | 半導体装置およびその製造方法 |
US18/065,084 US20240079370A1 (en) | 2022-09-01 | 2022-12-13 | Semiconductor device and manufacturing method thereof |
TW112104136A TW202412202A (zh) | 2022-09-01 | 2023-02-06 | 半導體裝置及其製造方法 |
CN202310134654.2A CN117637625A (zh) | 2022-09-01 | 2023-02-17 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022139469A JP2024034905A (ja) | 2022-09-01 | 2022-09-01 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024034905A true JP2024034905A (ja) | 2024-03-13 |
Family
ID=90017070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022139469A Pending JP2024034905A (ja) | 2022-09-01 | 2022-09-01 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20240079370A1 (ja) |
JP (1) | JP2024034905A (ja) |
CN (1) | CN117637625A (ja) |
TW (1) | TW202412202A (ja) |
-
2022
- 2022-09-01 JP JP2022139469A patent/JP2024034905A/ja active Pending
- 2022-12-13 US US18/065,084 patent/US20240079370A1/en active Pending
-
2023
- 2023-02-06 TW TW112104136A patent/TW202412202A/zh unknown
- 2023-02-17 CN CN202310134654.2A patent/CN117637625A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20240079370A1 (en) | 2024-03-07 |
CN117637625A (zh) | 2024-03-01 |
TW202412202A (zh) | 2024-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4751351B2 (ja) | 半導体装置とそれを用いた半導体モジュール | |
WO2004047173A1 (ja) | 半導体パッケージ及び積層型半導体パッケージ | |
KR20010086344A (ko) | 적층형 반도체 장치 | |
JP2010278334A (ja) | 半導体装置 | |
TWI511249B (zh) | Semiconductor device and manufacturing method thereof | |
KR20090064334A (ko) | 반도체 장치 | |
WO2014136156A1 (ja) | 半導体装置 | |
US20130307145A1 (en) | Semiconductor package and method of fabricating the same | |
JP4538830B2 (ja) | 半導体装置 | |
JP2009111062A (ja) | 半導体装置及びその製造方法 | |
TWI673852B (zh) | 半導體裝置及其製造方法 | |
JP2024034905A (ja) | 半導体装置およびその製造方法 | |
KR101538540B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
JP2013201218A (ja) | 半導体装置とそれを用いた半導体モジュール | |
CN115831920A (zh) | 半导体装置 | |
JP2006202997A (ja) | 半導体装置およびその製造方法 | |
US8441129B2 (en) | Semiconductor device | |
JP4083376B2 (ja) | 半導体モジュール | |
JP2005057271A (ja) | 同一平面上に横配置された機能部及び実装部を具備する半導体チップパッケージ及びその積層モジュール | |
WO2012086107A1 (ja) | 電子部品実装構造中間体、電子部品実装構造体および電子部品実装構造体の製造方法 | |
CN217158176U (zh) | 半导体装置 | |
JP4398225B2 (ja) | 半導体装置 | |
JP5096730B2 (ja) | 半導体装置 | |
JP2010177530A (ja) | 半導体装置 | |
TW202203387A (zh) | 導線架封裝結構 |