TW202412202A - 半導體裝置及其製造方法 - Google Patents

Abstract

本實施形態之半導體裝置具備基板、第1半導體晶片、第2半導體晶片、第1導線、及第2導線。基板具有第1面。第1半導體晶片設置於第1面上。第2半導體晶片係設置於自第1面上之第1半導體晶片之位置起與第1面大致平行之第1方向上之位置。第1導線以與第1半導體晶片電性連接，朝第2半導體晶片側延伸之方式設置。第2導線以與第2半導體晶片電性連接，朝第1半導體晶片側延伸之方式設置。第1導線及第2導線係自與第1方向、及大致垂直於第1面之第2方向之兩個方向大致垂直之第3方向觀察時，呈交叉。

Description

半導體裝置及其製造方法

本實施形態係關於一種半導體裝置及其製造方法。

於半導體封裝中，有於基板上設置半導體晶片，設置連接基板與半導體晶片之導線之情形。為了將封裝小型化，期望減小設置面積。

一實施形態提供一種可使封裝更小之半導體裝置及其製造方法。

本實施形態之半導體裝置具備基板、第1半導體晶片、第2半導體晶片、第1導線、及第2導線。基板具有第1面。第1半導體晶片設置於第1面上。第2半導體晶片係設置於自第1面上之第1半導體晶片之位置起與第1面大致平行之第1方向上之位置。第1導線以與第1半導體晶片電性連接，朝第2半導體晶片側延伸之方式設置。第2導線以與第2半導體晶片電性連接，朝第1半導體晶片側延伸之方式設置。第1導線及第2導線自與第1方向、及大致垂直於第1面之第2方向之兩個方向大致垂直之第3方向觀察，呈交叉。

根據上述之構成，可提供一種可使封裝更小之半導體裝置及其製造方法。

以下，參照圖式說明本發明之實施形態。本實施形態並非限定本發明。圖式係模式性或概念性之圖式，各部分之比例等未必與實物相同。於說明書與圖式中，對與關於已出現之圖式上述者同樣之要件標註相同符號，適當省略詳細說明。

(第1實施形態) 圖1係顯示第1實施形態之半導體裝置1之構成之一例之剖視圖。半導體裝置1具備配線基板10、積層體S1、S2、電子零件40、接合線81、82、及密封樹脂91。半導體裝置1係例如NAND(Not-AND：與非)型快閃記憶體之封裝。

另，圖1顯示與基板(配線基板10)之表面平行且相互垂直之X方向及Y方向、與垂直於基板(配線基板10)之表面之Z方向。於本說明書中，將+Z方向作為上方向處理，將-Z方向作為下方向處理。-Z方向可與重力方向一致，亦可不一致。

配線基板10可為包含配線層(未圖示)與絕緣層(未圖示)之印刷基板或插入器。於配線層例如使用銅(Cu)、鎳(Ni)或其等之合金等之低電阻金屬。於絕緣層例如使用玻璃環氧樹脂等之絕緣性材料。配線基板10亦可具有積層複數個配線層及複數個絕緣層而構成之多層配線構造。配線基板10例如亦可如插入器般，具有貫通其表面與背面之貫通電極。

於配線基板10之表面(面F1)，設置有設置於配線層上之阻焊劑層。阻焊劑層保護配線層，亦使用於用以抑制短路不良之絕緣層。於配線基板10之表面，設置焊墊17、18。焊墊17、18係自阻焊劑層露出之配線層。焊墊17與積層體S1電性連接。焊墊18與積層體S2電性連接。焊墊17、18係例如鍍金(Au)電極。

於配線基板10之背面(面F2)設置有設置於配線層上之阻焊劑層。於自阻焊劑層露出之配線層設置有金屬凸塊13。金屬凸塊13為了電性連接未圖示之其他零件與配線基板10而設置。

積層體S1具有半導體晶片20、與接著層21。接著層21係例如DAF(Die Attachment Film：晶粒附著膜)。積層體S1係複數個半導體晶片20向垂直於積層方向(Z方向)之方向(例如，-X方向)偏移積層之積層體。又，積層體S1設置於面F1上。

半導體晶片20係例如包含NAND型快閃記憶體之記憶體晶片。半導體晶片20於其表面(上表面)具有半導體元件(未圖示)。半導體元件例如亦可為記憶胞陣列及其周邊電路(CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)電路)。記憶胞陣列亦可為將複數個記憶胞三維配置之立體型記憶胞陣列。於圖中，積層有作為4個記憶體晶片之半導體晶片20。但，半導體晶片之積層數可為3個以下，亦可為5個以上。

積層體S2具有半導體晶片30、與接著層31。接著層31係例如DAF(Die Attachment Film)。積層體S2係複數個半導體晶片20向垂直於積層方向(Z方向)之方向(例如，+X方向)偏移積層之積層體。又，積層體S2係設置於自面F1上之積層體S1之位置起與面F1大致平行之X方向上之位置。

半導體晶片30係例如包含NAND型快閃記憶體之記憶體晶片。半導體晶片30於其表面(上表面)具有半導體元件(未圖示)。半導體元件例如可為記憶胞陣列及其周邊電路(CMOS電路)。記憶胞陣列亦可為將複數個記憶胞三維配置之立體型記憶胞陣列。於圖中，積層有作為4個記憶體晶片之半導體晶片30。但，半導體晶片之積層數亦可為3個以下，亦可為5個以上。

接合線81連接於配線基板10及半導體晶片20之任意焊墊。接合線82連接於配線基板10及半導體晶片30之任意焊墊。接合線81、82係例如金(Au)導線。為了由接合線81、82連接，半導體晶片20、30以偏移焊墊20p、30p(參照圖2)之量積層。

於圖1所示之例中，積層體S1之偏移方向(半導體晶片20之偏置方向)係-X方向。積層體S2之偏移方向(半導體晶片30之偏置方向)係+X方向。與積層體S1之半導體晶片20連接之接合線81設置於積層體S2側。與積層體S2之半導體晶片30連接之接合線82設置於積層體S1側。

接合線81電性連接積層體S1、與配線基板10。更詳細而言，接合線81電性連接最下段之半導體晶片20、與焊墊17。接合線81將半導體晶片20彼此電性連接。此處，基板之焊墊17與積層體S1之最下段以外之半導體晶片20亦可由接合線81連接。

接合線82電性連接積層體S2、與配線基板10。更詳細而言，接合線82電性連接最下段之半導體晶片30、與焊墊18。接合線82將半導體晶片30彼此電性連接。此處，基板之焊墊17與積層體S2之最下段以外之半導體晶片30亦可由接合線81連接。

以下，將複數個接合線81之中電性連接半導體晶片20與焊墊17之接合線81稱為接合線811。同樣地，將複數個接合線82之中電性連接半導體晶片30與焊墊17之接合線82稱為接合線821。

更詳細而言，接合線811以與半導體晶片20電性連接，朝積層體S2側延伸之方式設置。接合線821以與半導體晶片30電性連接，朝積層體S1側延伸之方式設置。接合線811係第1導線之一例。接合線821係第2導線之一例。

又，接合線811、821自與X方向、及大致垂直於面F1之Z方向之兩個方向大致垂直之Y方向觀察，呈交叉(於一部分重疊)。藉此，配線基板10之焊墊17、18、與積層體S1、S2之間之區域可於積層體S1、S2彼此共用(重複)一部分。該結果，可使封裝尺寸更小。Z方向係第2方向之一例。Y方向係第3方向之一例。

電子零件40係使用於半導體裝置1之動作之零件。電子零件40例如包含電容器及電阻等。電子零件40設置於配線基板10上。另，對於電子零件40之配置之細節，之後進行說明。

再者，密封樹脂91密封積層體S1、S2、電子零件40、接合線81、82等。藉此，半導體裝置1將積層體S1、S2於配線基板10上作為1個半導體封裝構成。

接著，對接合線81、82之細節進行說明。

圖2係顯示第1實施形態之接合線81、82及焊墊17、18之構成之一例之俯視圖。圖2係自Z方向觀察圖1所示之接合線81、82之圖。

焊墊17、18例如具有配線形狀(指形狀)。

焊墊17配置於積層體S2(半導體晶片30)側。焊墊18配置於積層體S1(半導體晶片20)側。此係為了確保形成接合線81、82所需之打點間距離。因此，最下段之半導體晶片20、與最下段之半導體晶片30之間之距離根據接合線81、82之打點間距離設定。

圖2所示之焊墊17、18之配置係一例。例如，於焊墊20p、30p比較密地配置之位置，焊墊17、18沿著Y方向交替配置。焊墊20p、30p係例如鋁(Al)電極。

圖3係顯示接合之方法及接合線形狀之例之圖。圖3之左側顯示正接合。圖3之右側顯示逆接合。圖3之上側顯示焊針C1之前端之軌道C2。圖3之下側顯示接合之順序。

於正接合中，於半導體晶片20、30側，即與配線基板10相反側進行第1接合，於配線基板10側進行第2接合。於正接合中，為了形成導線形狀，焊針C1於第1接合後，移動至與第2接合之位置相反側(圖3之紙面左方向)。

如圖3之上側所示，接合線81、82於第1接合(焊墊20p、30p)之端部具有球形接合部，具有第2接合(焊墊17、18)之端部之楔形接合部。

又，如圖3之下側所示，於正接合中，複數個接合線81、82自上至下依序形成。

於逆接合中，於配線基板10側進行第1接合，於半導體晶片20、30側，即與配線基板10相反側進行第2接合。於逆接合中，為了形成導線形狀，焊針C1於第1接合後，移動至與第2接合之位置相反側(圖3之紙面左方向)。

如圖3之上側所示，接合線81、82於第1接合(焊墊17、18)之端部具有球形接合部，具有第2接合(焊墊20p、30p)之端部之楔形接合部。

又，如圖3之下側所示，於逆接合中，複數個接合線81、82自下至上依序形成。

於逆接合之情形時，如上述般，焊針C1移動至與半導體晶片20、30相反側(圖3之紙面左方向)。於該情形時，有焊針C1與其他半導體晶片20、30或電子零件等接觸之可能性。因此，接合線81、82較佳為由正接合形成。即，接合線81、82較佳為於與配線基板10相反側之端部具有球形接合部，於配線基板10側之端部具有楔形接合部。藉此，可將積層體S1、S2、及電子零件40等更接近配置。該結果，可使封裝尺寸更小。

如以上，根據第1實施形態，接合線811、821自Y方向觀察，交叉。Y方向係大致垂直於X方向及Z方向之兩個方向之方向。X方向係積層體S1、S2排列之方向。Z方向係大致垂直於配線基板10之面F1之方向。藉此，可抑制所需之配置面積，可使封裝尺寸(面積)更小。

又，電子零件40配置於積層體S1與配線基板10之間之空間(簷下)SP1、及積層體S2與配線基板10之間之空間(簷下)SP2之至少一部分。於圖1所示之例中，電子零件40以進入到空間SP2之方式配置。即，電子零件40以自Z方向觀察，與積層體S2重疊之方式配置。空間SP1、SP2形成於與設置於中心部之接合線81、82相反側即外側。因此，其他零件等亦可配置於空間SP1、SP2。藉此，可使封裝尺寸更小。另，電子零件40之配置不限於圖1所示之例。又，亦可不必設置電子零件40。

另，與配線基板10(焊墊17)連接之接合線811係與最下段之半導體晶片20連接。但，不限於此，接合線811亦可與積層體S1中之最下段以外之半導體晶片20連接。又，與配線基板10(焊墊18)連接之接合線821係與最下段之半導體晶片30連接。但，不限於此，接合線821亦可與積層體S2中之最下段以外之半導體晶片30連接。

(比較例) 圖4係顯示比較例之半導體裝置1a之構成之一例之剖視圖。圖4之上側顯示第1實施形態之半導體裝置1，下側顯示比較例之半導體裝置1a。另，省略金屬凸塊13。

於比較例中，積層體S1之偏移方向係+X方向。積層體S2之偏移方向係-X方向。與積層體S1之半導體晶片20連接之接合線81，設置於與積層體S2相反側。與積層體S2之半導體晶片30連接之接合線82，設置於與積層體S1相反側。因此，接合線81、82自Y方向觀察，不交叉。

於比較例中，晶片-晶片間距離D1係積層體S1與積層體S2之間之距離。指形區域距離D2係最下層之半導體晶片(晶片端)與焊墊(焊墊端)之間之距離。

於第1實施形態中，可使晶片-晶片間距離D1、積層體S1之指形區域距離D2、及積層體S2之指形區域距離D2部分共用。藉此，可減少晶片-晶片間距離D1與指形區域距離D2之和。例如，最大可減少晶片-晶片間距離D1之300 μm、及指形區域距離D2之410 μm之和之710 μm之配置距離。該結果，可使封裝尺寸更小。

(第2實施形態) 圖5係顯示第2實施形態之半導體裝置1之構成之一例之剖視圖。第2實施形態與第1實施形態之不同點，在於積層體S1、S2係分別為1段半導體晶片20、30。

半導體裝置1具備1段半導體晶片20、1段半導體晶片30、1個接合線81、及1個接合線82。

圖5所示之接合線81、82與參照圖1說明之第1實施形態同樣，自Y方向觀察，交叉。藉此，可使封裝尺寸更小。

因第2實施形態之半導體裝置1之其他構成與第1實施形態之半導體裝置1之對應構成同樣，故省略其詳細說明。

如第2實施形態，半導體晶片20、30之積層數亦可分別為1段。第2實施形態之半導體裝置1可獲得與第1實施形態同樣之效果。

(第3實施形態) 圖6係顯示第3實施形態之半導體裝置1之構成之一例之剖視圖。於第3實施形態中，與第1實施形態比較，積層體S1、S2之積層數不同。

積層體S1具有晶片群20g1、20g2。

晶片群20g1係複數個半導體晶片20向大致平行於面F1之偏移方向(偏置方向)偏移積層之晶片群。晶片群20g1例如具有4個半導體晶片20。晶片群20g1係第1晶片群之一例。

晶片群20g2設置於晶片群20g1上。晶片群20g2係複數個半導體晶片20向與晶片群20g1之偏移方向相反方向偏移積層之晶片群。晶片群20g2例如具有4個半導體晶片20。晶片群20g2係第2晶片群之一例。

於圖6所示之例中，晶片群20g1之偏移方向係+X方向。晶片群20g2之偏移方向係-X方向。與晶片群20g1之半導體晶片20連接之接合線81設置於與積層體S2相反側。與晶片群20g2之半導體晶片20連接之接合線81設置於積層體S2側。

積層體S2具有晶片群30g1、30g2。

晶片群30g1係複數個半導體晶片30向大致平行於面F1之偏移方向偏移積層之晶片群。晶片群30g1例如具有4個半導體晶片30。晶片群30g1係第3晶片群之一例。

晶片群30g2設置於晶片群30g1上。晶片群30g2係複數個半導體晶片30向與晶片群30g1之偏移方向相反方向偏移積層之晶片群。晶片群30g2例如具有4個半導體晶片30。晶片群30g2係第4晶片群之一例。

於圖6所示之例中，晶片群30g1之偏移方向係-X方向。晶片群30g2之偏移方向係+X方向。與晶片群30g1之半導體晶片30連接之接合線82設置於與積層體S1相反側。與晶片群30g2之半導體晶片30連接之接合線82設置於積層體S1側。

圖6所示之接合線811、821自Y方向觀察，交叉。藉此，可使封裝尺寸更小。

又，於積層體S1與配線基板10之間存在空間SP1。於積層體S2與配線基板10之間存在空間SP2。

接合線811以到達空間SP2之方式延伸。接合線811於空間SP2與焊墊17連接。即，焊墊17、及連接於焊墊17之接合線811自Z方向觀察，與積層體S2重疊。藉此，可進而減小封裝尺寸。

接合線821以到達空間SP1之方式延伸。接合線821於空間SP1與焊墊18連接。即，焊墊18、及連接於焊墊18之接合線821自Z方向觀察，與積層體S1重疊。藉此，可進而減小封裝尺寸。

又，晶片群20g1之偏移方向係積層體S2側之方向。晶片群30g1之偏移方向係積層體S1側之方向。於該情形時，如圖6所示，合併積層體S1之積層體S2側之側面形狀、及積層體S2之積層體S1側之側面形狀之形狀成為大致X字狀。於該情形時，可容易使接合線811進入到空間SP2內，同樣地，可容易使接合線821進入到空間SP1內。

另，接合線811與晶片群20g2之最下段之半導體晶片20連接。但，不限於此，接合線811例如亦可與晶片群20g2之最下段以外之半導體晶片20連接。又，接合線821與晶片群30g2之最下段之半導體晶片30連接。但，不限於此，接合線821例如亦可與晶片群30g2之最下段以外之半導體晶片30連接。

如第3實施形態，積層體S1、S2之積層數亦可變更。第3實施形態之半導體裝置1可獲得與第1實施形態同樣之效果。

(第4實施形態) 圖7係顯示第4實施形態之半導體裝置1之構成之一例之剖視圖。於第4實施形態中，與第3實施形態比較，接合線81、82與空間SP1、SP2之間之位置關係不同。

於圖7所示之例中，接合線811未到達空間SP2。接合線821未到達空間SP1。

因第4實施形態之半導體裝置1之其他構成與第3實施形態之半導體裝置1之對應之構成同樣，故省略其詳細說明。

如第4實施形態，亦可變更接合線81、82與空間SP1、SP2之間之位置關係。第4實施形態之半導體裝置1可獲得與第3實施形態同樣之效果。

(第5實施形態) 圖8係顯示第5實施形態之半導體裝置1之構成之一例之剖視圖。於第5實施形態中，與第3實施形態比較，積層體S2之半導體晶片30之偏移方向不同。

於圖8所示之例中，晶片群30g1之偏移方向係+X方向。晶片群30g2之偏移方向係-X方向。與晶片群30g1之半導體晶片30連接之接合線82設置於積層體S1側。與晶片群30g2之半導體晶片30連接之接合線82設置於與積層體S1相反側。

又，於積層體S1與積層體S2之間，半導體晶片之偏移方向相同。

因第5實施形態之半導體裝置1之其他構成與第3實施形態之半導體裝置1之對應之構成同樣，故省略其詳細說明。

如第5實施形態，亦可變更半導體晶片之偏移方向。第5實施形態之半導體裝置1可獲得與第3實施形態同樣之效果。

(第6實施形態) 圖9係顯示第6實施形態之半導體裝置1之構成之一例之剖視圖。於第6實施形態中，與第3實施形態比較，積層體S1、S2之半導體晶片20、30之偏移方向不同。

於圖9所示之例中，晶片群20g1之偏移方向係-X方向。晶片群20g2之偏移方向係+X方向。與晶片群20g1之半導體晶片20連接之接合線81設置於積層體S2側。與晶片群20g2之半導體晶片20連接之接合線81設置於與積層體S2相反側。

於圖9所示之例中，晶片群30g1之偏移方向係+X方向。晶片群30g2之偏移方向係-X方向。與晶片群30g1之半導體晶片30連接之接合線82設置於積層體S1側。與晶片群30g2之半導體晶片30連接之接合線82設置於與積層體S1相反側。

因第6實施形態之半導體裝置1之其他構成與第3實施形態之半導體裝置1之對應之構成同樣，故省略其詳細說明。

如第6實施形態，亦可變更半導體晶片之偏移方向。第6實施形態之半導體裝置1可獲得與第3實施形態同樣之效果。

(第7實施形態) 圖10A係顯示第7實施形態之半導體裝置1之構成之一例之剖視圖。圖10B係顯示第7實施形態之半導體裝置1之構成之一例之俯視圖。圖11B係自Z方向觀察圖11A所示之中繼晶片50之圖。於第7實施形態中，與第3實施形態比較，進而設置中繼晶片50。

半導體裝置1進而具備中繼晶片50、與接著層51。

中繼晶片50設置於積層體S1與積層體S2之間。中繼晶片50於上表面具有焊墊50p1、50p2。焊墊50p1、50p2與配線基板10電性連接。中繼晶片50介隔接著層51接著於面F1。

中繼晶片50係例如矽晶片。中繼晶片50例如亦可為設置與配線基板10電性連接之金屬圖案之構件。構件之材質例如亦可為玻璃或樹脂等。

接合線811具有接合線811a、與接合線811b。

接合線811a將半導體晶片20、與焊墊50p1電性連接。接合線811a係第1導線之一例。

接合線811b將焊墊50p1、與焊墊17電性連接。接合線811b係第3導線之一例。

接合線821具有接合線821a、與接合線821b。

接合線821a將半導體晶片30、與焊墊50p2電性連接。接合線821a係第2導線之一例。

接合線821b將焊墊50p2、與焊墊18電性連接。接合線821b係第4導線之一例。

圖10A及圖10B所示之接合線811a、821a自Y方向觀察，交叉。藉此，可使封裝尺寸更小。

又，接合線811b以到達空間SP2之方式延伸。接合線811b於空間SP2與焊墊17連接。接合線821b以到達空間SP1之方式延伸。接合線821b於空間SP1與焊墊18連接。藉此，可進而減小封裝尺寸。

另，中繼晶片50例如亦可具有將焊墊50p1、50p2、與配線基板10電性連接之貫通電極。於該情形時，中繼晶片50例如覆晶連接於配線基板10。又，亦可不設置接合線811b、821b。

因第7實施形態之半導體裝置1之其他構成與第3實施形態之半導體裝置1之對應之構成同樣，故省略其詳細說明。

接著，對半導體裝置1之製造方法進行說明。

圖11A～圖11C係顯示第7實施形態之半導體裝置1之製造方法之一例之剖視圖。

首先，如圖11A所示，於面F1上介隔接著層51設置中繼晶片50。中繼晶片50於上表面具有焊墊50p1、50p2。其後，形成接合線81、82。即，形成將焊墊50p1與焊墊17電性連接之接合線811b、及將焊墊50p2與焊墊18電性連接之接合線821b。

接著，如圖11B所示，於沿著大致平行於面F1之X方向之中繼晶片50之兩側設置晶片群20g1、30g1。其後，形成與晶片群20g1、30g1之各者電性連接之接合線81、82。

接著，如圖11C所示，於晶片群20g1、30g1上設置晶片群20g2、30g2。藉此，形成積層體S1、S2。其後，形成與晶片群20g2、30g2之各者電性連接之接合線81、82。即，形成電性連接積層體S1(晶片群20g2)、與焊墊50p1之接合線811a、及電性連接積層體S2(晶片群30g2)、與焊墊50p2之接合線821a。

其後，藉由形成密封樹脂91，完成圖10A及圖10B所示之半導體裝置1。

如第7實施形態，亦可設置中繼晶片50。第7實施形態之半導體裝置1可獲得與第3實施形態同樣之效果。

(第7實施形態之第1變化例) 圖12A係顯示第7實施形態之第1變化例之半導體裝置1之構成之一例之剖視圖。圖12B係顯示第7實施形態之第1變化例之半導體裝置1之構成之一例之俯視圖。圖12B係自Z方向觀察圖12A所示之中繼晶片50之圖。於第7實施形態之第1變化例中，與第7實施形態比較，中繼晶片50之周邊之配線構成不同。

於圖12A及圖12B所示之例中，接合線811b自焊墊50p1朝積層體S1延伸。接合線812b自焊墊50p2朝積層體S2延伸。

於第7實施形態之第1變化例中，接合線811b以到達空間SP1之方式延伸。接合線811b於空間SP1與焊墊17連接。接合線821b以到達空間SP2之方式延伸。接合線821b於空間SP2與焊墊18連接。藉此，可進而減小封裝尺寸。

因第7實施形態之第1變化例之半導體裝置1之其他構成與第7實施形態之半導體裝置1之對應之構成同樣，故省略其詳細說明。

如第7實施形態之第1變化例，亦可變更中繼晶片50之周邊之配線構成。第7實施形態之第1變化例之半導體裝置1可獲得與第7實施形態同樣之效果。

(第7實施形態之第2變化例) 圖13A係顯示第7實施形態之第2變化例之半導體裝置1之構成之一例之剖視圖。圖13B係顯示第7實施形態之第2變化例之半導體裝置1之構成之一例之俯視圖。圖13B係自Z方向觀察圖13A所示之中繼晶片50之圖。於第7實施形態之第2變化例中，與第7實施形態之第1變化例比較，焊墊50p1、50p2之構成不同。

於圖13A及圖13B所示之例中，焊墊50p1、50p2係例如矩形狀。焊墊50p1、50p2之X方向之長度，長於焊墊50p1、50p2之Y方向之長度。焊墊50p1、50p2係例如自Y方向觀察，重疊。藉由焊墊50p1具有於X方向較長之形狀，而可使接合線811a、811b之接合位置於X方向偏移。藉由焊墊50p2具有於X方向較長之形狀，而可使接合線821a、821b之接合位置於X方向偏移。

因第7實施形態之第2變化例之半導體裝置1之其他構成，係與第7實施形態之第1變化例之半導體裝置1之對應之構成同樣，故省略其詳細說明。

如第7實施形態之第2變化例，亦可變更焊墊50p1、50p2之構成。第7實施形態之第2變化例之半導體裝置1可獲得與第7實施形態之第1變化例同樣之效果。

(第7實施形態之第3變化例) 圖14A係顯示第7實施形態之第3變化例之半導體裝置1之構成之一例之剖視圖。圖14B係顯示第7實施形態之第3變化例之半導體裝置1之構成之一例之俯視圖。圖14B係自Z方向觀察圖14A所示之中繼晶片50之圖。於第7實施形態之第3變化例中，與第7實施形態比較，中繼晶片50之周邊之配線構造不同。

焊墊50p1具有焊墊50p1a、50p1b。焊墊50p2具有焊墊50p2a、50p2b。

中繼晶片50進而具有配線50r。配線50r將焊墊50p1a與焊墊50p1b電性連接。又，配線50r將焊墊50p2a與焊墊50p2b電性連接。配線50r係例如再配線。

接合線811a將半導體晶片20、與焊墊50p1a電性連接。

接合線811b將焊墊50p1b、與焊墊17電性連接。

接合線821a將半導體晶片30、與焊墊50p2a電性連接。

接合線821b將焊墊50p2b、與焊墊18電性連接。

於第7實施形態之第3變化例中，接合線811b以到達空間SP1之方式延伸。接合線811b於空間SP1與焊墊17連接。接合線821b以到達空間SP2之方式延伸。接合線821b於空間SP2與焊墊18連接。藉此，可進而減小封裝尺寸。

如第7實施形態之第3變化例，亦可變更中繼晶片50之周邊之配線構成。第7實施形態之第3變化例之半導體裝置1可獲得與第7實施形態同樣之效果。

(第8實施形態) 圖15係顯示第8實施形態之半導體裝置1之構成之一例之剖視圖。於第8實施形態中，與第3實施形態比較，設置有間隔件60。另，積層體S1、S2之偏移方向與圖8所示之積層體S1、S2之偏移方向相同。

半導體裝置1進而具備間隔件60、與接著層61。

間隔件60設置於配線基板10、與積層體S2之間。間隔件60介隔接著層61接著於面F1。間隔件60係例如矽晶片。

又，亦可藉由間隔件60形成空間SP2，接合線811以到達空間SP2之方式延伸。

另，間隔件60亦可設置於配線基板10、與積層體S1之間。

因第8實施形態之半導體裝置1之其他構成與第3實施形態之半導體裝置1之對應之構成同樣，故省略其詳細說明。

如第8實施形態，亦可設置間隔件60。第8實施形態之半導體裝置1可獲得與第3實施形態同樣之效果。

(第9實施形態) 圖16係顯示第9實施形態之半導體裝置1之構成之一例之剖視圖。於第9實施形態中，與第1實施形態比較，作為焊墊17、18使用相同焊墊。

配線基板10進而具有焊墊19。

焊墊19與接合線811及接合線821之兩者電性連接。更詳細而言，焊墊19連接基準電壓供給用之焊墊20p、30p彼此。基準電壓係例如電源電壓或接地。藉此，可進行電源強化。另，焊墊19亦可連接信號輸入輸出用之焊墊20p、30p彼此。

圖17係顯示第9實施形態之接合線81、82及焊墊19之構成之一例之俯視圖。

另，除了焊墊19外，亦設置圖2所示之焊墊17、18。但，於圖17中，省略焊墊17、18。

因第9實施形態之半導體裝置1之其他構成與第1實施形態之半導體裝置1之對應之構成同樣，故省略其詳細說明。

如第9實施形態，亦可使用相同焊墊作為焊墊17、18。第9實施形態之半導體裝置1可獲得與第1實施形態同樣之效果。

(第10實施形態) 圖18係顯示第10實施形態之半導體裝置1之構成之一例之剖視圖。於第10實施形態中，與第1實施形態比較，於積層體S1、S2間連接有半導體晶片彼此。

半導體裝置1進而具備連接配線70。連接配線70係例如接合線。

連接配線70將半導體晶片20、與半導體晶片30電性連接。更詳細而言，連接配線70連接基準電壓供給用之焊墊20p、30p彼此。基準電壓係例如電源電壓或接地。藉此，可進行電源強化。另，連接配線70亦可連接信號輸入輸出用之焊墊20p、30p彼此。

另，於圖18中，設置2個連接配線70。但，連接配線70之數量不限於2個。又，連接配線70與自下起第1段及第4段之半導體晶片20、30連接。但，不限於此，連接配線70亦可與其他段之半導體晶片20、30連接。亦可由連接配線70連接在積層體S1與S2處於不同段之半導體晶片20、30。例如，連接配線70亦可連接積層體S1之第4段與積層體S2之第1段。

因第10實施形態之半導體裝置1之其他構成與第1實施形態之半導體裝置1之對應之構成同樣，故省略其詳細說明。

如第10實施形態，亦可於積層體S1、S2間連接半導體晶片彼此。第10實施形態之半導體裝置1可獲得與第3實施形態同樣之效果。

(第11實施形態) 圖19係顯示第11實施形態之半導體裝置1之構成之一例之剖視圖。於第11實施形態中，與第1實施形態比較，設置有半導體晶片52。

半導體裝置1進而具備半導體晶片52、與接著層53。

半導體晶片52設置於積層體S1與積層體S2之間。半導體晶片52於上表面具有焊墊(未圖示)。半導體晶片52介隔接著層53接著於面F1。另，省略將半導體晶片52、與配線基板10電性連接之接合線。

半導體晶片52係例如控制記憶體晶片之控制器晶片。於半導體晶片52之與朝向配線基板10之面相反側之面設置有未圖示之半導體元件。半導體元件例如可為構成控制器之CMOS電路。

圖19所示之接合線811、821自Y方向觀察，交叉。更詳細而言，接合線811、821於半導體晶片52之上方交叉。藉此，可使封裝尺寸更小。

另，接合線81、82亦可與圖10A及圖10B所示之中繼晶片50同樣地，直接連接半導體晶片52、與半導體晶片20或半導體晶片30之間。

因第11實施形態之半導體裝置1之其他構成與第1實施形態之半導體裝置1之對應之構成同樣，故省略其詳細說明。

如第11實施形態，亦可設置半導體晶片52。第7實施形態之半導體裝置1可獲得與第1實施形態同樣之效果。

雖已說明本發明之若干個實施形態，但該等實施形態係作為例提示者，並不意圖限定發明之範圍。該等實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、及變更。該等實施形態或其變化包含於發明之範圍或主旨，同樣地，包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案之引用]

本申請案基於根據2022年09月01日申請之先前之日本專利申請案第2022-139469號之優先權之利益，且謀求其利益，其內容整體以引用之方式包含於此。

1:半導體裝置 1a:半導體裝置 10:配線基板 13:金屬凸塊 17:焊墊 18:焊墊 19:焊墊 20:半導體晶片 20g1:晶片群 20g2:晶片群 20p:焊墊 21:接著層 30:半導體晶片 30g1:晶片群 30g2:晶片群 30p:焊墊 31:接著層 40:電子零件 50:中繼晶片 50p1:焊墊 50p1a:焊墊 50p1b:焊墊 50p2:焊墊 50p2a:焊墊 50p2b:焊墊 50r:配線 51:接著層 52:半導體晶片 53:接著層 60:間隔件 61:接著層 70:連接配線 81:接合線 82:接合線 91:密封樹脂 811:接合線 811a:接合線 811b:接合線 821:接合線 821a:接合線 821b:接合線 C1:焊針 C2:焊針 D1:距離 D2:距離 F1:面 F2:面 S1:積層體 S2:積層體 SP1:空間 SP2:空間

圖1係顯示第1實施形態之半導體裝置之構成之一例之剖視圖。 圖2係顯示第1實施形態之接合線及焊墊之構成之一例之俯視圖。 圖3係顯示接合之方法及接合線形狀之例之圖。 圖4係顯示比較例之半導體裝置之構成之一例之剖視圖。 圖5係顯示第2實施形態之半導體裝置之構成之一例之剖視圖。 圖6係顯示第3實施形態之半導體裝置之構成之一例之剖視圖。 圖7係顯示第4實施形態之半導體裝置之構成之一例之剖視圖。 圖8係顯示第5實施形態之半導體裝置之構成之一例之剖視圖。 圖9係顯示第6實施形態之半導體裝置之構成之一例之剖視圖。 圖10A係顯示第7實施形態之半導體裝置之構成之一例之剖視圖。 圖10B係顯示第7實施形態之半導體裝置之構成之一例之俯視圖。 圖11A係顯示第7實施形態之半導體裝置之製造方法之一例之剖視圖。 圖11B係顯示繼圖11A後之半導體裝置之製造方法之一例之段面圖。 圖11C係顯示繼圖11B後之半導體裝置之製造方法之一例之段面圖。 圖12A係顯示第7實施形態之第1變化例之半導體裝置之構成之一例之剖視圖。 圖12B係顯示第7實施形態之第1變化例之半導體裝置之構成之一例之俯視圖。 圖13A係顯示第7實施形態之第2變化例之半導體裝置之構成之一例之剖視圖。 圖13B係顯示第7實施形態之第2變化例之半導體裝置之構成之一例之俯視圖。 圖14A係顯示第7實施形態之第3變化例之半導體裝置之構成之一例之剖視圖。 圖14B係顯示第7實施形態之第3變化例之半導體裝置之構成之一例之俯視圖。 圖15係顯示第8實施形態之半導體裝置之構成之一例之剖視圖。 圖16係顯示第9實施形態之半導體裝置之構成之一例之剖視圖。 圖17係顯示第9實施形態之接合線及焊墊之構成之一例之俯視圖。 圖18係顯示第10實施形態之半導體裝置之構成之一例之剖視圖。 圖19係顯示第11實施形態之半導體裝置之構成之一例之剖視圖。

1:半導體裝置

10:配線基板

13:金屬凸塊

17:焊墊

18:焊墊

20:半導體晶片

20g1:晶片群

20g2:晶片群

21:接著層

30:半導體晶片

30g1:晶片群

30g2:晶片群

31:接著層

50:中繼晶片

50p1:焊墊

50p2:焊墊

51:接著層

81:接合線

82:接合線

91:密封樹脂

811a:接合線

811b:接合線

821a:接合線

821b:接合線

F1:面

F2:面

S1:積層體

S2:積層體

SP1:空間

SP2:空間

Claims (15)

1. 一種半導體裝置，其包含： 基板，其具有第1面； 第1半導體晶片，其設置於上述第1面上； 第2半導體晶片，其設置於自上述第1面上之上述第1半導體晶片之位置起與上述第1面大致平行之第1方向上之位置； 第1導線，其以與上述第1半導體晶片電性連接，朝上述第2半導體晶片側延伸之方式設置；及 第2導線，其以與上述第2半導體晶片電性連接，朝上述第1半導體晶片側延伸之方式設置；且 上述第1導線及上述第2導線係自與上述第1方向、及大致垂直於上述第1面之第2方向之兩個方向大致垂直之第3方向觀察時，呈交叉。
2. 如請求項1之半導體裝置，其進而包含： 複數個半導體晶片於上述第2方向積層之第1積層體；及 複數個半導體晶片於上述第2方向積層之第2積層體；且 上述第1半導體晶片係上述第1積層體之1個半導體晶片， 上述第2半導體晶片係上述第2積層體之1個半導體晶片。
3. 如請求項2之半導體裝置，其中 上述第1積層體包含： 複數個半導體晶片向大致平行於上述第1面之第4方向偏移積層之第1晶片群；及 設置於上述第1晶片群上，複數個半導體晶片向與上述第4方向相反方向偏移積層之第2晶片群；且 上述第2積層體包含： 複數個半導體晶片向大致平行於上述第1面之第5方向偏移積層之第3晶片群；及 設置於上述第3晶片群上，複數個半導體晶片向與上述第5方向相反方向偏移積層之第4晶片群。
4. 如請求項3之半導體裝置，其中上述第4方向係上述第2積層體側之方向， 上述第5方向係上述第1積層體側之方向。
5. 如請求項3之半導體裝置，其為上述第1導線以到達上述第2積層體與上述基板之間之空間之方式延伸、及上述第2導線以到達上述第1積層體與上述基板之間之空間之方式延伸之至少任一者。
6. 如請求項3之半導體裝置，其進而包含：構件，其設置於上述第1積層體與上述第2積層體之間，具有與上述基板電性連接之第1焊墊及第2焊墊；且 上述第1導線與上述第1焊墊連接， 上述第2導線與上述第2焊墊連接。
7. 如請求項6之半導體裝置，其進而包含： 第3導線，其將上述第1焊墊、與上述基板電性連接；及 第4導線，其將上述第2焊墊、與上述基板電性連接；且其為 上述第3導線以到達上述第2積層體與上述基板之間之空間之方式延伸、及 上述第4導線以到達上述第1積層體與上述基板之間之空間之方式延伸之至少任一者。
8. 如請求項2之半導體裝置，其進而包含設置於上述基板上之電子零件；且 上述電子零件係配置於複數個半導體晶片向平行於上述第1面之方向偏移積層之上述第1積層體或上述第2積層體、與上述基板之間之空間之至少一部分。
9. 如請求項1之半導體裝置，其進而包含間隔件，該間隔件設置於上述基板、與上述第1半導體晶片及上述第2半導體晶片之至少一者之間。
10. 如請求項1之半導體裝置，其中上述基板進而包含與上述第1導線及上述第2導線之兩者電性連接之第3焊墊。
11. 如請求項2之半導體裝置，其進而包含連接配線，該連接配線將上述第1積層體之半導體晶片、與上述第2積層體之半導體晶片電性連接。
12. 如請求項1之半導體裝置，其進而包含第3半導體晶片，該第3半導體晶片設置於上述第1半導體晶片、與上述第2半導體晶片之間；且 上述第1導線及上述第2導線係自上述第3方向觀察，於上述第3半導體晶片之上方交叉。
13. 如請求項1之半導體裝置，其中上述第1導線及上述第2導線於與上述基板相反側之端部具有球形接合部，於上述基板側之端部具有楔形接合部。
14. 一種半導體裝置之製造方法，其包含： 於基板之第1面上設置具有第1焊墊及第2焊墊之構件； 於沿著大致平行於上述第1面之第1方向之上述構件之兩側，設置積層有複數個半導體晶片之第1積層體及第2積層體；及 形成將上述第1積層體與上述第1焊墊電性連接之第1導線、及將上述第2積層體與上述第2焊墊電性連接之第2導線；且 上述第1導線及上述第2導線係自與上述第1方向、及大致垂直於上述第1面之第2方向之兩個方向大致垂直之第3方向觀察時，呈交叉。
15. 如請求項14之半導體裝置之製造方法，其進而包含：於設置上述構件後，形成將上述第1焊墊與上述基板電性連接之第3導線、及將上述第2焊墊與上述基板電性連接之第4導線。