CN111653559A - 具有引线接合连接结构的层叠半导体封装 - Google Patents

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Abstract

具有引线接合连接结构的层叠半导体封装。一种半导体封装包括：封装基板，其具有孔图案，该孔图案包括在第一方向上延伸的第一通孔以及在基本上垂直于第一方向的第二方向上延伸的第二通孔；设置在封装基板上以与第一通孔交叠的至少一个第一半导体芯片；设置在封装基板上以与第二通孔交叠的至少一个第二半导体芯片；穿过第一通孔以将所述至少一个第一半导体芯片电连接到封装基板的第一接合引线；以及穿过第二通孔以将所述至少一个第二半导体芯片电连接到封装基板的第二接合引线。

Description

具有引线接合连接结构的层叠半导体封装
技术领域
本公开涉及半导体封装，更具体地，涉及具有引线接合连接结构的层叠半导体封装。
背景技术
近来，已开发出紧凑且高度集成的半导体产品以高速处理大量数据。此外，由于半导体芯片的制造工艺的开发难度，在改进半导体芯片的性能方面可存在限制。因此，已提出用于增加单个半导体封装中采用的半导体芯片的数量的各种技术以改进包括半导体封装的电子系统的数据处理性能。
大量努力集中于开发在封装基板上层叠半导体芯片以增加半导体封装中的半导体芯片的数量的技术。层叠在封装基板上的半导体芯片可通过诸如接合引线或凸块的连接构件电连接到封装基板。
发明内容
根据实施方式，提供了一种半导体封装。该半导体封装可包括：封装基板，其具有孔图案，该孔图案包括在第一方向上延伸的第一通孔以及在基本上垂直于第一方向的第二方向上延伸的第二通孔；设置在封装基板上以与第一通孔交叠的至少一个第一半导体芯片；设置在封装基板上以与第二通孔交叠的至少一个第二半导体芯片；穿过第一通孔以将所述至少一个第一半导体芯片电连接到封装基板的第一接合引线；以及穿过第二通孔以将所述至少一个第二半导体芯片电连接到封装基板的第二接合引线。
根据另一实施方式，提供了一种半导体封装。该半导体封装可包括：封装基板，其被配置为具有包括彼此交叉的第一通孔和第二通孔的孔图案，并被配置为具有由孔图案限定的第一至第四基板区域；设置在封装基板的第一表面上以越过第一通孔的两个第一半导体芯片；设置在所述两个半导体芯片上以越过第二通孔的两个第二半导体芯片；穿过第一通孔以将所述两个第一半导体芯片电连接到封装基板的第一接合引线；以及穿过第二通孔以将所述两个第二半导体芯片电连接到封装基板的第二接合引线。所述两个第一半导体芯片中的一个被设置为与第一基板区域和第二基板区域交叠，并且所述两个第一半导体芯片中的另一个被设置为与第三基板区域和第四基板区域交叠。所述两个第二半导体芯片中的一个被设置为与第一基板区域和第三基板区域交叠，并且所述两个第二半导体芯片中的另一个被设置为与第二基板区域和第四基板区域交叠。
根据另一实施方式，提供了一种半导体封装模块，该半导体封装模块包括垂直地层叠的多个半导体封装。所述多个半导体封装中的每一个包括：封装基板，其具有孔图案，该孔图案包括在第一方向上延伸的第一通孔以及在基本上垂直于第一方向的第二方向上延伸的第二通孔；设置在封装基板上以与第一通孔交叠的至少一个第一半导体芯片；设置在封装基板上以与第二通孔交叠的至少一个第二半导体芯片；穿过第一通孔以将所述至少一个第一半导体芯片电连接到封装基板的第一接合引线；以及穿过第二通孔以将所述至少一个第二半导体芯片电连接到封装基板的第二接合引线。多个层叠的半导体封装中的两个相邻封装中的上封装设置在所述两个相邻封装中的下封装上，使得下封装的第一半导体芯片和第二半导体芯片面向上封装的封装基板。上封装通过接合引线电连接到下封装。
根据另一实施方式，提供了一种半导体封装模块，该半导体封装模块包括垂直地层叠的多个半导体封装。所述多个半导体封装中的每一个包括：封装基板，其具有孔图案，该孔图案包括在第一方向上延伸的第一通孔以及在基本上垂直于第一方向的第二方向上延伸的第二通孔；设置在封装基板上以与第一通孔交叠的至少一个第一半导体芯片；设置在封装基板上以与第二通孔交叠的至少一个第二半导体芯片；穿过第一通孔以将所述至少一个第一半导体芯片电连接到封装基板的第一接合引线；以及穿过第二通孔以将所述至少一个第二半导体芯片电连接到封装基板的第二接合引线。多个层叠的半导体封装中的两个相邻封装中的上封装设置在所述两个相邻封装中的下封装上，使得下封装的第一半导体芯片和第二半导体芯片面向上封装的第一半导体芯片和第二半导体芯片。上封装通过接合引线电连接到下封装。
附图说明
图1是示出根据本公开的实施方式的半导体封装的平面图。
图2A和图2B分别是包括在图1的半导体封装中的封装基板的第一表面和第二表面上的封装基板的平面图。
图3是示出包括在图1的半导体封装中的封装基板和第一半导体芯片之间的连接构件的平面图。
图4是示出包括在图1的半导体封装中的封装基板和第二半导体芯片之间的连接构件的平面图。
图5是沿着图1的线I-I’截取的横截面图。
图6是沿着图1的线II-II’截取的横截面图。
图7是示出根据本公开的另一实施方式的半导体封装的平面图。
图8是示出根据本公开的另一实施方式的半导体封装的平面图。
图9是示出根据本公开的另一实施方式的半导体封装的平面图。
图10A和图10B是示出根据本公开的实施方式的半导体封装模块的横截面图。
图11A和图11B是示出根据本公开的另一实施方式的半导体封装模块的横截面图。
图12是示出采用包括根据实施方式的半导体封装中的至少一个的存储卡的电子系统的框图。
图13是示出包括根据实施方式的半导体封装中的至少一个的另一电子系统的框图。
具体实施方式
本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词语，术语的含义可被解释为根据实施方式所属领域的普通技术人员而不同。如果详细定义，则可根据定义来解释术语。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有实施方式所属领域的普通技术人员通常理解的相同含义。
将理解，尽管本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分，而非用于仅限定元件本身或者意指特定顺序。还将理解，当元件或层被称为“在”另一元件或层“上”时，该元件或层可与另一元件或层直接接触，或者可存在中间元件或层。
在以下实施方式中，半导体封装可包括诸如半导体芯片的电子器件。半导体芯片可通过使用划片工艺将诸如晶圆的半导体基板分离成多片来获得。半导体芯片可对应于存储器芯片、逻辑芯片(包括专用集成电路(ASIC)芯片)或系统芯片(SoC)。存储器芯片可包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可包括集成在半导体基板上的逻辑电路。半导体芯片可被称为半导体管芯。
半导体封装可包括安装有半导体芯片的印刷电路板(PCB)。PCB可包括至少一个层的集成电路图案，并且在本说明书中可被称为封装基板。诸如引线接合技术的连接技术可用于封装基板与半导体芯片之间的通信。
半导体封装可用在诸如移动电话的各种通信系统、与生物技术或保健关联的电子系统或可穿戴电子系统中。
贯穿说明书，相同的标号表示相同的元件。即使标号未参照一幅图提及或描述，该标号也可参照另一幅图提及或描述。另外，即使标号未在一幅图中示出，其也可参照另一幅图提及或描述。
在本说明书中，多个第一半导体芯片中的上芯片和下芯片可指示分别设置在单个平面的两个不同的区域上的两个第一半导体芯片。类似地，多个第二半导体芯片中的左芯片和右芯片可指示分别设置在单个平面的两个不同的区域上的两个第二半导体芯片。
图1是示出根据本公开的实施方式的半导体封装1的平面图。图2A和图2B分别是包括在图1的半导体封装1中的封装基板10的第一表面10S1和第二表面10S2上的封装基板10的平面图。图3是示出包括在图1的半导体封装1中的封装基板10与第一半导体芯片20a和20b之间的连接构件的平面图。图4是示出包括在图1的半导体封装1中的封装基板10与第二半导体芯片30a和30b之间的连接构件的平面图。图4中未示出包括在半导体封装1中的第一半导体芯片20a和20b以避免附图复杂。
参照图1，半导体封装1可包括具有孔图案110的封装基板10。孔图案110可包括第一通孔110a和第二通孔110b。另外，半导体封装1可包括设置在封装基板10上以与第一通孔110a交叠的第一半导体芯片20a和20b以及设置在封装基板10上以与第二通孔110b交叠的第二半导体芯片30a和30b。例如，在平面图中，第一半导体芯片20a和20b可被设置为具有与垂直于封装基板10的第一中心轴线AX1的方向(例如，y轴方向)平行的长轴。在平面图中，第二半导体芯片30a和30b可被设置为具有与垂直于封装基板10的第二中心轴线AX2的方向(例如，x轴方向)平行的长轴。
在实施方式中，第一半导体芯片20a和20b和第二半导体芯片30a和30b可依次层叠在封装基板10上。如图中所示，第一半导体芯片20a和20b可设置在封装基板10上，第二半导体芯片30a和30b可与封装基板10相对设置在第一半导体芯片20a和20b上。因此，半导体封装1可包括层叠在封装基板10上的四个半导体芯片。
在实施方式中，第二半导体芯片30a和30b中的每一个可被设置为在垂直于封装基板10的第一表面10S1的方向上与第一半导体芯片20a的一部分和第一半导体芯片20b的一部分交叠。在实施方式中，第一半导体芯片20a和20b可具有相同的尺寸。在其它实施方式中，第一半导体芯片20a和20b可具有彼此不同的尺寸。在实施方式中，第二半导体芯片30a和30b可具有相同的尺寸。在其它实施方式中，第二半导体芯片30a和30b可具有彼此不同的尺寸。在实施方式中，第一和第二半导体芯片20a、20b、30a和30b可具有相同的尺寸。在其它实施方式中，第一和第二半导体芯片20a、20b、30a和30b可全部具有彼此不同的尺寸。
参照图1，第一半导体芯片20a和20b可设置在封装基板10的第一表面10S1上以与封装基板10的第二中心轴线AX2平行。第二半导体芯片30a和30b可设置在第一半导体芯片20a和20b上方以与封装基板10的第一中心轴线AX1平行。即，在平面图中，第二半导体芯片30a和30b可被设置为与第一半导体芯片20a和20b交叉。结果，第二半导体芯片30a和30b中的每一个可被设置为具有与第一半导体芯片20a和20b交叠的两个交叠区域。
如图1所示，第二半导体芯片30a和30b的四个交叠区域可分别位于第一至第四基板区域A、B、C和D。例如，第二半导体芯片30a和30b的四个交叠区域可关于第一中心轴线AX1对称。第二半导体芯片30a和30b的四个交叠区域也可关于第二中心轴线AX2对称。如上所述，第二半导体芯片30a和30b可被设置为具有与第一半导体芯片20a和20b的交叠区域，从而有效地形成与第一和第二通孔110a的引线接合结构并改进半导体封装1的集成密度。参照图1、图2A、图2B、图3和图4，封装基板10可对应于将第一和第二半导体芯片20a、20b、30a和30b电连接和信号连接到外部装置的互连结构。例如，封装基板10可以是印刷电路板(PCB)、中介层或柔性PCB。封装基板10可包括具有绝缘材料或介电材料的基板主体以及设置在基板主体中的导电迹线图案(未示出)。
参照图2A和图2B，封装基板10可包括孔图案110。孔图案110可包括在与x轴平行的第一方向上延伸的第一通孔110a以及在垂直于第一方向(即，与y轴平行)的第二方向上延伸的第二通孔110b。第一通孔110a可被设置为与封装基板10的第一中心轴线AX1平行，第二通孔110b可被设置为与封装基板10的第二中心轴线AX2平行。第一中心轴线AX1可与第一方向平行，第二中心轴线AX2可与第二方向平行。第一中心轴线AX1和第二中心轴线AX2的交叉点可对应于封装基板10的中心点AX0。在实施方式中，孔图案110可具有由彼此交叉的第一通孔110a和第二通孔110b提供的十字形状。
封装基板10可被分成关于第一中心轴线AX1对称的两个部分。另外，封装基板10可被分成关于第二中心轴线AX2对称的两个部分。即，当封装基板10在x轴方向上具有第一长度L10x并且在y轴方向上具有第二长度L10y时，第一中心轴线AX1可通过第二长度L10y的半分点，第二中心轴线AX2可通过第一长度L10x的半分点。
参照图1、图2A、图2B、图3和图4，封装基板10可具有设置有第一和第二半导体芯片20a、20b、30a和30b的第一表面10S1以及与第一和第二半导体芯片20a、20b、30a和30b相对的第二表面10S2。封装基板10可具有由孔图案110限定的第一至第四基板区域A、B、C和D。第一至第四基板区域A、B、C和D可由孔图案110划分。
参照图1、图2A和图2B，封装基板10可包括设置在第二表面10S2上以电连接到第一和第二半导体芯片20a、20b、30a和30b的第一和第二芯片连接焊盘201A、201B、201C、201D、301A、301B、301C和301D。例如，封装基板10可包括设置在第一基板区域A上以电连接到第一半导体芯片20a的第一芯片连接焊盘201A以及设置在第一基板区域A上以电连接到第二半导体芯片30a的第二芯片连接焊盘301A，并且封装基板10可包括设置在第二基板区域B上以电连接到第一半导体芯片20a的第一芯片连接焊盘201B以及设置在第二基板区域B上以电连接到第二半导体芯片30b的第二芯片连接焊盘301B。另外，封装基板10可包括设置在第三基板区域C上以电连接到第一半导体芯片20b的第一芯片连接焊盘201C以及设置在第三基板区域C上以电连接到第二半导体芯片30a的第二芯片连接焊盘301C，并且封装基板10可包括设置在第四基板区域D上以电连接到第一半导体芯片20b的第一芯片连接焊盘201D以及设置在第四基板区域D上以电连接到第二半导体芯片30b的第二芯片连接焊盘301D。
此外，封装基板10还可包括设置在封装基板10的第二表面10S2上的外连接焊盘102A、102B、102C和102D。外连接焊盘102A、102B、102C和102D可分别设置在第一至第四基板区域A、B、C和D上。外连接焊盘102A、102B、102C和102D可分别电连接到与设置在封装基板10中的导电迹线图案对应的第一和第二芯片连接焊盘201A、201B、201C、201D、301A、301B、301C和301D。例如，设置在第一基板区域A上的外连接焊盘102A中的一些可通过第一芯片连接焊盘201A电连接到第一半导体芯片20a和20b中的上芯片(即，第一半导体芯片20a)的一些内部电路，设置在第一基板区域A上的外连接焊盘102A中的剩余焊盘可通过第二芯片连接焊盘301A电连接到第二半导体芯片30a和30b中的左芯片(即，第二半导体芯片30a)的一些内部电路。另外，设置在第二基板区域B上的外连接焊盘102B中的一些可通过第一芯片连接焊盘201B电连接到第一半导体芯片20a和20b中的上芯片(即，第一半导体芯片20a)的一些内部电路，设置在第二基板区域B上的外连接焊盘102B中的剩余焊盘可通过第二芯片连接焊盘301B电连接到第二半导体芯片30a和30b中的右芯片(即，第二半导体芯片30b)的一些内部电路。此外，设置在第三基板区域C上的外连接焊盘102C中的一些可通过第一芯片连接焊盘201C电连接到第一半导体芯片20a和20b中的下芯片(即，第一半导体芯片20b)的一些内部电路，设置在第三基板区域C上的外连接焊盘102C中的剩余焊盘可通过第二芯片连接焊盘301C电连接到第二半导体芯片30a和30b中的左芯片(即，第二半导体芯片30a)的一些内部电路。此外，设置在第四基板区域D上的外连接焊盘102D中的一些可通过第一芯片连接焊盘201D电连接到第一半导体芯片20a和20b中的下芯片(即，第一半导体芯片20b)的一些内部电路，设置在第四基板区域D上的外连接焊盘102D中的剩余焊盘可通过第二芯片连接焊盘301D电连接到第二半导体芯片30a和30b中的右芯片(即，第二半导体芯片30b)的一些内部电路。尽管图中未示出，外连接构件可分别附接到外连接焊盘102A、102B、102C和102D。外连接构件可被设置为将半导体封装1电连接到另一半导体封装或外部半导体装置。在一些实施方式中，在半导体封装1与另一半导体封装或外部半导体装置之间通过外连接构件对控制第一和第二半导体芯片20a、20b、30a和30b的信号进行通信。例如，外连接构件可以是焊球、凸块或焊膏图案。
如上所述，在本公开的实施方式中，外连接焊盘102A、102B、102C和102D以及对应外连接构件可设置在封装基板10的第一至第四基板区域A、B、C和D中的相应基板区域上以与第一和第二芯片连接焊盘201A、201B、201C、201D、301A、301B、301C和301D相邻。因此，可减小从第一和第二芯片连接焊盘201A、201B、201C、201D、301A、301B、301C和301D到外连接焊盘102A、102B、102C和102D的内部互连线(即，导电迹线图案)的长度。
参照图1和图3，第一半导体芯片20a和20b可设置在封装基板10的第一表面10S1上。第一半导体芯片20a和20b可在短轴方向(即，x轴方向)上具有第一长度L20x并且在长轴方向(即，y轴方向)上具有第二长度L20y。第一半导体芯片20a和20b的长轴可被设定为与第二中心轴线AX2平行。
第一半导体芯片20a和20b可被设置为与第一通孔110a交叠。第一半导体芯片20a和20b可被设置为关于第二中心轴线AX2对称。即，第一半导体芯片20a和20b中的上芯片(即，第一半导体芯片20a)可设置在第二中心轴线AX2的上区域中，第一半导体芯片20a和20b中的下芯片(即，第一半导体芯片20b)可设置在第二中心轴线AX2的下区域中。第一半导体芯片20a和20b中的每一个可包括关于第一中心轴线AX1对称的两个半部。即，第一中心轴线AX1可通过第一半导体芯片20a和20b的第二长度L20y的半分点。
第一半导体芯片20a可包括电连接到第一芯片连接焊盘201A和201B的第一芯片焊盘210a，并且第一半导体芯片20b可包括电连接到第一芯片连接焊盘201C和201D的第一芯片焊盘210b。第一芯片焊盘210a可设置在第一半导体芯片20a的中央部分上，并且第一芯片焊盘210b可设置在第一半导体芯片20b的中央部分上。第一芯片焊盘210a可被分成关于第一中心轴线AX1对称的两个组，并且第一芯片焊盘210b也可被分成关于第一中心轴线AX1对称的两个组。即，上芯片20a的第一芯片焊盘210a可被分成关于第一中心轴线AX1对称的两个组，并且下芯片20b的第一芯片焊盘210b也可被分成关于第一中心轴线AX1对称的两个组。
第一芯片焊盘210a可设置在第一半导体芯片20a的面向封装基板10的第一表面10S1的表面上，并且第一芯片焊盘210b可设置在第一半导体芯片20b的面向封装基板10的第一表面10S1的表面上。上芯片20a的第一芯片焊盘210a可通过第一接合引线220a连接到设置在第一基板区域A上的第一芯片连接焊盘201A和设置在第二基板区域B上的第一芯片连接焊盘201B。例如，第一接合引线220a可穿过将第一芯片焊盘210a电连接到第一芯片连接焊盘201A和201B的第一通孔110a。类似地，下芯片20b的第一芯片焊盘210b可通过第一接合引线220b连接到设置在第三基板区域C上的第一芯片连接焊盘201C和设置在第四基板区域D上的第一芯片连接焊盘201D。
参照图1和图4，第二半导体芯片30a和30b可设置在封装基板10的第一表面10S1上方。如参照图1所述，第二半导体芯片30a和30b可层叠在第一半导体芯片20a和20b上。即，在第一半导体芯片20a和20b设置在封装基板10的第一表面10S1上之后，第二半导体芯片30a和30b可设置在第一半导体芯片20a和20b上而不接触封装基板10。为了避免附图复杂，图4中省略了第一半导体芯片20a和20b的例示。
第二半导体芯片30a和30b可在长轴方向(即，x轴方向)上具有第一长度L30x并且在短轴方向(即，y轴方向)上具有第二长度L30y。第二半导体芯片30a和30b的长轴可与第一中心轴线AX1平行。
第二半导体芯片30a和30b可被设置为与第二通孔110b交叠。参照图1和图3，由于第二通孔110b未被第一半导体芯片20a和20b覆盖，所以第二半导体芯片30a和30b可直接面向第二通孔110b。第二半导体芯片30a和30b可被设置为关于第一中心轴线AX1对称。即，第二半导体芯片30a和30b中的左芯片30a可位于第一中心轴线AX1的左侧，第二半导体芯片30a和30b中的右芯片30b可位于第一中心轴线AX1的右侧。
第二半导体芯片30a和30b可被设置为关于第二中心轴线AX2对称。即，第二中心轴线AX2可通过第二半导体芯片30a和30b的第一长度L20x的半分点。
第二半导体芯片30a可包括电连接到第二芯片连接焊盘301A和301C的第二芯片焊盘310a，并且第二半导体芯片30b可包括电连接到第二芯片连接焊盘301B和301D的第二芯片焊盘310b。第二芯片焊盘310a可设置在第二半导体芯片30a的中央部分上，并且第二芯片焊盘310b可设置在第二半导体芯片30b的中央部分上。第二芯片焊盘310a可被分成关于第二中心轴线AX2对称的两个组，并且第二芯片焊盘310b也可被分成关于第二中心轴线AX2对称的两个组。即，左芯片30a的第二芯片焊盘310a可被分成关于第二中心轴线AX2对称的两个组，并且右芯片30b的第二芯片焊盘310b也可被分成关于第二中心轴线AX2对称的两个组。
第二芯片焊盘310a可设置在第二半导体芯片30a的面向封装基板10的第一表面10S1的表面上，并且第二芯片焊盘310b可设置在第二半导体芯片30b的面向封装基板10的第一表面10S1的表面上。左芯片30a的第二芯片焊盘310a可通过第二接合引线320a连接到设置在第一基板区域A上的第二芯片连接焊盘301A和设置在第三基板区域C上的第二芯片连接焊盘301C。例如，第二接合引线320a可穿过第二通孔110b以将第二芯片焊盘310a电连接到第二芯片连接焊盘301A和301B。类似地，右芯片30b的第二芯片焊盘310b可通过第二接合引线320b连接到设置在第二基板区域B上的第二芯片连接焊盘301B和设置在第四基板区域D上的第二芯片连接焊盘301D。
如上所述，封装基板10包括在平面图中彼此交叉的第一通孔110a和第二通孔110b。因此，安装在封装基板10上的第一半导体芯片20a和20b可使用第一通孔110a引线接合到封装基板10，层叠在第一半导体芯片20a和20b上的第二半导体芯片30a和30b可使用第二通孔110b引线接合到封装基板10。结果，第一和第二半导体芯片20a、20b、30a和30b可有效地层叠在封装基板10上。在这种情况下，第二半导体芯片30a和30b可与封装基板10的第一至第四基板区域A、B、C和D上的第一半导体芯片20a和20b交叠。因此，半导体封装1的集成密度可增加，并且半导体封装1的尺寸可减小。
图5是沿着图1的线I-I’截取的横截面图。图6是沿着图1的线II-II’截取的横截面图。参照图5和图6，第一半导体芯片20a和20b可层叠在封装基板10的第一表面10S1上，并且第二半导体芯片30a和30b可层叠在第一半导体芯片20a和20b上。第一芯片焊盘210a可设置在第一半导体芯片20a的中央区域上并且可被设置为直接面向第一通孔110a。第二芯片焊盘310a可设置在第二半导体芯片30a的中央区域上并且可被设置为直接面向第二通孔110b。
第一芯片连接焊盘201A和201B可设置在封装基板10的第二表面10S2上。外连接焊盘102A和102B可设置在封装基板10的第二表面10S2上以与第一芯片连接焊盘201A和201B相邻。尽管图中未示出，外连接焊盘102A和102B可通过导电迹线图案电连接到第一芯片连接焊盘201A和201B或第二芯片连接焊盘301A和301B。外连接构件(未示出)可附接到外连接焊盘102A和102B。
再参照图6，第一半导体芯片20a的第一芯片焊盘210a可通过穿过第一通孔110a的第一接合引线220a电连接到设置在封装基板10的第二表面10S2上的第一芯片连接焊盘201A和201B。在一些实施方式中，通过第一接合引线220a，在封装基板10和第一半导体芯片20a之间对控制第一半导体芯片20a的信号进行通信。第一半导体芯片20a可以是面朝下型芯片(也称为倒装芯片)，其具有面向第一通孔110a的芯片焊盘(与第一芯片焊盘210a对应)以及有源层。如图6所示，第一半导体芯片20a可通过第一粘合层510接合到封装基板10。
参照图1和图5，第一半导体芯片20a和20b可设置在包括第二通孔110b的封装基板10的第一表面10S1上。第二半导体芯片30a可层叠在第一半导体芯片20a和20b上。第一半导体芯片20a和20b可通过第一粘合层510接合到封装基板10，并且第二半导体芯片30a可通过第二粘合层520接合到第一半导体芯片20a和20b。第二芯片焊盘310a可设置在第二半导体芯片30a的中央区域上。如附图所示，由于第二通孔110b未被第一半导体芯片20a和20b覆盖，所以第二芯片焊盘310a可直接面向第二通孔110b。
第二芯片连接焊盘301A和301C可设置在封装基板10的第二表面10S2上。外连接焊盘102A和102C可设置在封装基板10的第二表面10S2上以与第二芯片连接焊盘301A和301C相邻。尽管图中未示出，外连接焊盘102A和102C可通过导电迹线图案电连接到第一芯片连接焊盘201A和201C或第二芯片连接焊盘301A和301C。外连接构件(未示出)可附接到外连接焊盘102A和102C。
再参照图5，第二半导体芯片30a的第二芯片焊盘310a可通过穿过第二通孔110b的第二接合引线320a连接到设置在封装基板10的第二表面10S2上的第二芯片连接焊盘301A和301C。在一些实施方式中，通过第二接合引线320a，在封装基板10和第二半导体芯片30a之间对控制第二半导体芯片30a的信号进行通信。第二半导体芯片30a可以是面朝下型芯片(也称为倒装芯片)，其具有面向第二通孔110b的芯片焊盘(与第二芯片焊盘310a对应)以及有源层。
图7是示出根据本公开的另一实施方式的半导体封装2的平面图。参照图7，半导体封装2可包括具有孔图案110’的封装基板10’、层叠在封装基板10’上的第一半导体芯片20a和20b以及层叠在第一半导体芯片20a和20b上的第二半导体芯片30a和30b。在本实施方式中，除了封装基板10’的孔图案110’之外，半导体封装2可具有与图1、图2A、图2B和图3至图6所示的半导体封装1基本上相同的配置。封装基板10’可具有第一表面10S1和第二表面10S2，并且第一和第二半导体芯片20a、20b、30a和30b可层叠在第一表面10S1上。
参照图7，孔图案110’可包括多个第一通孔110a’和多个第二通孔110b’。例如，多个第一通孔110a’的数量可为两个，并且两个第一通孔110a’可排列为在与第一中心轴线AX1平行的第一方向上彼此间隔开。类似地，多个第二通孔110b’的数量可为两个，并且两个第二通孔110b’可排列为在与第二中心轴线AX2平行的第二方向上彼此间隔开。因此，与图2A和图2B所示的封装基板10的孔图案110相比，在平面图中，图7的孔图案110’可具有两个第一通孔110a’不与两个第二通孔110b’交叉的形状。即，在图7的封装基板10’中，第一通孔110a’和第二通孔110b’可均不形成在包括封装基板10’的中心点AX0的第五基板区域E(即，中央区域)中。至少一个导电迹线图案710可设置在封装基板10’的第五基板区域E中。即，导电迹线图案710可设置在第一通孔110a’之间的第一区域和第二通孔110b’之间的第二区域的公共区域中。
在实施方式中，导电迹线图案710可延伸以将第一基板区域A中的外连接焊盘102A中的至少一个直接连接到第四基板区域D中的外连接焊盘102D中的至少一个。这可导致减小在外连接焊盘102A中的至少一个与外连接焊盘102D中的至少一个之间传输电信号的路由路径的长度。因此，第一通孔110a’可被设置为不与第二通孔110b’交叉，从而在封装基板10’中另外提供导电迹线图案710。在一些实施方式中，导电迹线图案710可有效地传输控制封装基板10’中的第一半导体芯片20a和20b的电信号。
图8是示出根据本公开的另一实施方式的半导体封装3的平面图。参照图8，半导体封装3可包括具有孔图案110的封装基板10、层叠在封装基板10上的第一半导体芯片20a和20b以及层叠在第一半导体芯片20a和20b上的第二半导体芯片40。在本实施方式中，除了第二半导体芯片40具有与第一半导体芯片20a和20b中的每一个的尺寸不同的尺寸之外，半导体封装3可具有与图1、图2A、图2B和图3至图6所示的半导体封装1基本上相同的配置。
如图8所示，第一半导体芯片20a和20b可设置在封装基板10的第一表面10S1上以关于第二中心轴线AX2对称。第二半导体芯片40可以是层叠在第一半导体芯片20a和20b上的单个芯片。在平面图中，第二半导体芯片40可被设置为与第一半导体芯片20a和20b之间暴露的第二通孔110b交叠。在这种情况下，第二半导体芯片40可包括第二芯片焊盘410a和410b。第二芯片焊盘410a和410b可通过第二接合引线420a和420b电连接到设置在第一至第四基板区域A、B、C和D中的相应基板区域中的第二芯片连接焊盘401A、401B、401C和401D。
在图中未示出的一些其它实施方式中，第二半导体芯片40可仅包括一组第二芯片焊盘410a和410b。在这种情况下，这一组第二芯片焊盘410a和410b可电连接到封装基板10的第二芯片连接焊盘401A、401B、401C和401D中的对应焊盘。
图9是示出根据本公开的另一实施方式的半导体封装4的平面图。参照图9，半导体封装4可包括具有孔图案110的封装基板10、层叠在封装基板10上的第一半导体芯片20a和20b以及层叠在第一半导体芯片20a和20b上的第二半导体芯片30a和30b。在本实施方式中，除了封装基板10仅具有第一和第二芯片连接焊盘201A、201D、301B和301C作为芯片连接焊盘并且半导体芯片20a、20b、30a和30b仅具有第一和第二芯片焊盘210a、210b、310a和310b作为芯片焊盘之外，半导体封装4可具有与图1、图2A、图2B和图3至图6所示的半导体封装1基本上相同的配置。
封装基板10的第一芯片连接焊盘201A可仅设置在第一中心轴线AX1的一侧，并且封装基板10的第一芯片连接焊盘201D也可仅设置在第一中心轴线AX1的一侧。另外，封装基板10的第二芯片连接焊盘301B可仅设置在第二中心轴线AX2的一侧，并且封装基板10的第二芯片连接焊盘301C也可仅设置在第二中心轴线AX2的一侧。因此，第一芯片焊盘210a可被设置为与第一芯片连接焊盘201A相邻，并且第一芯片焊盘210b可被设置为与第一芯片连接焊盘201D相邻。类似地，第二芯片焊盘310b可被设置为与第二芯片连接焊盘301B相邻，并且第二芯片焊盘310c可被设置为与第二芯片连接焊盘301C相邻。第一芯片焊盘210a可通过第一接合引线220a电连接到第一芯片连接焊盘201A，并且第一芯片焊盘210b可通过第一接合引线220b电连接到第一芯片连接焊盘201D。此外，第二芯片焊盘310b可通过第二接合引线320b电连接到第二芯片连接焊盘301B，并且第二芯片焊盘310c可通过第二接合引线320c电连接到第二芯片连接焊盘301C。
与图1和图6所示的半导体封装1相比，第一半导体芯片20a和20b中的上芯片20a中的所有内部电路可通过第一芯片连接焊盘201A与封装基板10通信，并且第一半导体芯片20a和20b中的下芯片20b中的所有内部电路可通过第一芯片连接焊盘201D与封装基板10通信。类似地，第二半导体芯片30a和30b中的右芯片30b中的所有内部电路可通过第二芯片连接焊盘301B与封装基板10通信，并且第二半导体芯片30a和30b中的左芯片30a中的所有内部电路可通过第二芯片连接焊盘301C与封装基板10通信。
在根据本实施方式的半导体封装4中，与图1、图2A、图2B、图3至图6所示的半导体封装1相比，第一和第二芯片连接焊盘201A、201D、301B和301C可设置在第一中心轴线AX1或第二中心轴线AX2的任一侧。因此，图9所示的第一和第二芯片连接焊盘201A、201D、301B和301C的数量可减少为图2A和图2B所示的第一和第二芯片连接焊盘201A、201B、201C、201D、301A、301B、301C和301D的数量的一半。然而，本公开不限于此。在一些其它实施方式中，设置在第一基板区域A上的第一芯片连接焊盘201A的数量与本实施方式相比可增加，并且设置在第四基板区域D上的第一芯片连接焊盘201D的数量与本实施方式相比也可增加。类似地，设置在第二基板区域B上的第二芯片连接焊盘301B的数量与本实施方式相比可增加，并且设置在第三基板区域C上的第二芯片连接焊盘301C的数量与本实施方式相比也可增加。例如，在一些其它实施方式中，第一和第二芯片连接焊盘201A、201D、301B和301C的数量可以是根据本实施方式的半导体封装4中所包括的第一和第二芯片连接焊盘201A、201D、301B和301C的数量的两倍。
图10A和图10B是示出根据本公开的实施方式的半导体封装模块5的横截面图。参照图10A和图10B，半导体封装模块5可包括垂直地层叠的第一半导体封装1-a和第二半导体封装1-b。第一半导体封装1-a可具有与半导体封装1、2、3和4中的任一个相同的配置。第二半导体封装1-b可具有与半导体封装1、2、3和4中的任一个相同的配置。第一半导体封装1-a和第二半导体封装1-b可具有相同的配置或者可具有不同的配置。
参照图10A，第一半导体封装1-a可包括封装基板1010、第一半导体芯片1020a和1020b以及第二半导体芯片1030。封装基板1010可具有第一表面1010S1和第二表面1010S2。第一半导体芯片1020a和1020b可使用粘合层1510接合到封装基板1010，并且第二半导体芯片1030可使用粘合层1520接合到第一半导体芯片1020a和1020b。
芯片连接焊盘1301A和1301C以及外连接焊盘1102A和1102C可设置在封装基板1010的第二表面1010S2上。外连接构件可分别附接到外连接焊盘1102A和1102C。
第二半导体芯片1030可包括芯片焊盘1310a，其被设置为面向穿透封装基板1010的通孔1110b。芯片焊盘1310a可通过穿过通孔1110b的接合引线1320电连接到芯片连接焊盘1301A和1301C。
再参照图10A，第二半导体封装1-b可层叠在第一半导体封装1-a上。第二半导体封装1-b可使用粘合层5000接合到第一半导体封装1-a。
第二半导体封装1-b可包括封装基板2010、第一半导体芯片2020a和2020b以及第二半导体芯片2030。封装基板2010可具有第一表面2010S1和第二表面2010S2。第一半导体芯片2020a和2020b可使用粘合层2510接合到封装基板2010，并且第二半导体芯片2030可使用粘合层2520接合到第一半导体芯片2020a和2020b。芯片连接焊盘2301A和2301C可设置在封装基板2010的第二表面2010S2上。
第二半导体芯片2030可包括芯片焊盘2310a。芯片焊盘2310a可通过穿过通孔2110b的接合引线2320电连接到芯片连接焊盘2301A和2301C。
参照图10B，第一半导体封装1-a和第二半导体封装1-b可通过应用于封装基板1010和2010的引线接合技术彼此接合。用于引线接合工艺的连接焊盘1310可设置在第一半导体封装1-a的封装基板1010的表面上，并且用于引线接合工艺的连接焊盘2410可设置在第二半导体封装1-b的封装基板2010的表面上。例如，连接焊盘1310和2410可分别设置在图10A所示的封装基板1010和2010的第一表面1010S1和2010S1上。第一半导体封装1-a和第二半导体封装1-b可使用将连接焊盘1310电连接到连接焊盘2410的接合引线6000彼此通信。
如上所述，半导体封装5可通过将第一半导体封装1-a(与下封装对应)的第一和第二半导体芯片1020a、1020b和1030设置为面向第二半导体封装1-b(与上封装对应)的封装基板2010来实现。
图11A和图11B是示出根据本公开的另一实施方式的半导体封装模块6的横截面图。参照图11A和图11B，半导体封装模块6可通过将第一半导体封装1-a接合到第二半导体封装1-b的技术来与图10A和图10B所示的半导体封装模块5相区分。包括在半导体封装模块6中的第一半导体封装1-a可具有与包括在半导体封装模块5中的第一半导体封装1-a基本上相同的配置，并且包括在半导体封装模块6中的第二半导体封装1-b可具有与包括在半导体封装模块5中的第二半导体封装1-b基本上相同的配置。
参照图11A，第一半导体封装1-a(与下封装对应)的第一和第二半导体芯片1020a、1020b和1030可被设置为面向第二半导体封装1-b(与上封装对应)的第一和第二半导体芯片2020a、2020b和2030。
参照图11B，第一半导体封装1-a和第二半导体封装1-b可通过应用于封装基板1010和2010的引线接合技术彼此接合。用于引线接合工艺的连接焊盘1310可设置在第一半导体封装1-a的封装基板1010的表面上，并且用于引线接合工艺的连接焊盘2420可设置在第二半导体封装1-b的封装基板2010的表面上。例如，连接焊盘1310可设置在图11A所示的封装基板1010的第一表面1010S1上，并且连接焊盘2420可设置在封装基板2010的第二表面2010S2上。第一半导体封装1-a和第二半导体封装1-b可使用将连接焊盘1310电连接到连接焊盘2420的接合引线6000彼此通信。
如上所述，根据实施方式的半导体封装可通过使用引线接合连接技术在封装基板上有效地层叠多个半导体芯片来实现。在这种情况下，封装基板可包括在不同的方向上延伸的多个通孔。在多个半导体芯片被层叠为与通孔交叠之后，多个半导体芯片可使用通孔通过引线接合工艺电连接到封装基板。结果，半导体封装的集成密度可增加，并且半导体封装的尺寸可减小。
图12是示出包括采用根据实施方式的半导体封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或者读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据实施方式的半导体封装中的至少一个。
存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求，读出所存储的数据或者存储数据。
图13是示出包括根据实施方式的半导体封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出单元8712和存储器8713。控制器8711、输入/输出单元8712和存储器8713可通过提供数据移动的路径的总线8715彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的半导体封装中的至少一个。输入/输出单元8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDAM(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
出于例示性目的公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和所附权利要求的范围和精神的情况下，可进行各种修改、添加和替换。
相关申请的交叉引用
本申请要求2019年3月4日提交的韩国申请No.10-2019-0024866的优先权，其整体通过引用并入本文。

Claims (21)

1.一种半导体封装，该半导体封装包括：
封装基板，该封装基板具有孔图案，该孔图案包括在第一方向上延伸的第一通孔以及在基本上垂直于所述第一方向的第二方向上延伸的第二通孔；
设置在所述封装基板上以与所述第一通孔交叠的至少一个第一半导体芯片；
设置在所述封装基板上以与所述第二通孔交叠的至少一个第二半导体芯片；
穿过所述第一通孔以将所述至少一个第一半导体芯片电连接到所述封装基板的第一接合引线；以及
穿过所述第二通孔以将所述至少一个第二半导体芯片电连接到所述封装基板的第二接合引线。
2.根据权利要求1所述的半导体封装，其中，所述孔图案具有由彼此交叉的所述第一通孔和所述第二通孔提供的十字形状。
3.根据权利要求1所述的半导体封装，
其中，所述第一通孔包括被排列为在所述第一方向上彼此间隔开的至少两个第一通孔；并且
其中，所述第二通孔包括被排列为在所述第二方向上彼此间隔开的至少两个第二通孔。
4.根据权利要求3所述的半导体封装，该半导体封装还包括设置在多个所述第一通孔之间的第一区域和多个所述第二通孔之间的第二区域的公共区域中的至少一个导电迹线图案，
其中，所述至少一个导电迹线图案被配置为用作设置在所述封装基板中的互连线。
5.根据权利要求1所述的半导体封装，该半导体封装还包括：
设置在所述至少一个第一半导体芯片上以与所述第一通孔交叠的第一芯片焊盘；以及
设置在所述至少一个第二半导体芯片上以与所述第二通孔交叠的第二芯片焊盘，
其中，所述第一接合引线接合到所述第一芯片焊盘，并且
其中，所述第二接合引线接合到所述第二芯片焊盘。
6.根据权利要求5所述的半导体封装，
其中，所述第一芯片焊盘设置在所述第一半导体芯片的中央区域上；并且
其中，所述第二芯片焊盘设置在所述第二半导体芯片的中央区域上。
7.根据权利要求1所述的半导体封装，
其中，所述至少一个第一半导体芯片设置在所述封装基板上；并且
其中，所述至少一个第二半导体芯片设置在所述至少一个第一半导体芯片上。
8.根据权利要求1所述的半导体封装，
其中，所述至少一个第一半导体芯片包括设置在所述封装基板的表面上以彼此基本上平行的两个第一半导体芯片；并且
其中，所述至少一个第二半导体芯片包括设置在所述两个第一半导体芯片上以彼此基本上平行的两个第二半导体芯片。
9.根据权利要求8所述的半导体封装，
其中，所述两个第一半导体芯片被设置为以大致直角与所述两个第二半导体芯片交叉；并且
其中，所述两个第一半导体芯片在所述封装基板的表面上的四个交叠区域处与所述两个第二半导体芯片交叠。
10.根据权利要求1所述的半导体封装，其中，所述至少一个第一半导体芯片和所述至少一个第二半导体芯片具有基本上相同的尺寸。
11.根据权利要求1所述的半导体封装，
其中，所述至少一个第一半导体芯片包括设置在所述封装基板的表面上以彼此基本上平行的两个第一半导体芯片；
其中，所述至少一个第二半导体芯片包括设置在所述两个第一半导体芯片上的单个第二半导体芯片；并且
其中，所述单个第二半导体芯片被设置为与所述两个第一半导体芯片之间暴露的所述第二通孔交叠。
12.根据权利要求1所述的半导体封装，其中，所述封装基板包括：
所述第一接合引线接合至的第一芯片连接焊盘；以及
所述第二接合引线接合至的第二芯片连接焊盘。
13.根据权利要求12所述的半导体封装，
其中，所述封装基板还包括外连接焊盘，所述外连接焊盘设置在所述封装基板的表面上并且电连接到所述第一芯片连接焊盘和所述第二芯片连接焊盘；并且
其中，所述外连接焊盘与所述第一芯片连接焊盘和所述第二芯片连接焊盘设置在相同的表面上。
14.一种半导体封装，该半导体封装包括：
封装基板，该封装基板被配置为具有包括彼此交叉的第一通孔和第二通孔的孔图案，并且被配置为具有由所述孔图案限定的第一基板区域至第四基板区域；
设置在所述封装基板的第一表面上以越过所述第一通孔的两个第一半导体芯片，其中，所述两个第一半导体芯片中的一个第一半导体芯片与所述第一基板区域和第二基板区域交叠，并且所述两个第一半导体芯片中的另一个第一半导体芯片与第三基板区域和所述第四基板区域交叠；
设置在所述两个第一半导体芯片上以越过所述第二通孔的两个第二半导体芯片，其中，所述两个第二半导体芯片中的一个第二半导体芯片与所述第一基板区域和所述第三基板区域交叠，并且所述两个第二半导体芯片中的另一个第二半导体芯片与所述第二基板区域和所述第四基板区域交叠；
穿过所述第一通孔以将所述两个第一半导体芯片电连接到所述封装基板的第一接合引线；以及
穿过所述第二通孔以将所述两个第二半导体芯片电连接到所述封装基板的第二接合引线。
15.根据权利要求14所述的半导体封装，
其中，所述第一通孔在第一方向上延伸；并且
其中，所述第二通孔在基本上垂直于所述第一方向的第二方向上延伸。
16.根据权利要求14所述的半导体封装，该半导体封装还包括：
设置在所述两个第一半导体芯片上以与所述第一通孔交叠的第一芯片焊盘；以及
设置在所述两个第二半导体芯片上以与所述第二通孔交叠的第二芯片焊盘，
其中，所述第一接合引线接合到所述第一芯片焊盘，并且
其中，所述第二接合引线接合到所述第二芯片焊盘。
17.根据权利要求14所述的半导体封装，
其中，所述封装基板还包括设置在所述封装基板的与所述第一半导体芯片和所述第二半导体芯片相对的第二表面上的第一芯片连接焊盘和第二芯片连接焊盘；并且
其中，所述第一接合引线和所述第二接合引线接合到所述第一芯片连接焊盘和所述第二芯片连接焊盘。
18.根据权利要求17所述的半导体封装，其中，所述封装基板还包括：
设置在所述封装基板的所述第二表面上的外连接焊盘；以及
附接到所述外连接焊盘的外连接构件，
其中，所述外连接焊盘电连接到所述第一芯片连接焊盘和所述第二芯片连接焊盘。
19.根据权利要求18所述的半导体封装，其中，所述外连接焊盘设置在所述第一基板区域至所述第四基板区域上。
20.一种半导体封装模块，该半导体封装模块包括垂直地层叠的多个半导体封装，所述多个半导体封装中的每一个包括：
封装基板，该封装基板具有孔图案，该孔图案包括在第一方向上延伸的第一通孔以及在基本上垂直于所述第一方向的第二方向上延伸的第二通孔；
设置在所述封装基板上以与所述第一通孔交叠的至少一个第一半导体芯片；
设置在所述封装基板上以与所述第二通孔交叠的至少一个第二半导体芯片；
穿过所述第一通孔以将所述至少一个第一半导体芯片电连接到所述封装基板的第一接合引线；以及
穿过所述第二通孔以将所述至少一个第二半导体芯片电连接到所述封装基板的第二接合引线，
其中，层叠的所述多个半导体封装中的两个相邻封装中的上封装设置在所述两个相邻封装中的下封装上，使得所述下封装的所述第一半导体芯片和所述第二半导体芯片面向所述上封装的所述封装基板，并且
其中，所述上封装通过接合引线电连接到所述下封装。
21.一种半导体封装模块，该半导体封装模块包括垂直地层叠的多个半导体封装，所述多个半导体封装中的每一个包括：
封装基板，该封装基板具有孔图案，该孔图案包括在第一方向上延伸的第一通孔以及在基本上垂直于所述第一方向的第二方向上延伸的第二通孔；
设置在所述封装基板上以与所述第一通孔交叠的至少一个第一半导体芯片；
设置在所述封装基板上以与所述第二通孔交叠的至少一个第二半导体芯片；
穿过所述第一通孔以将所述至少一个第一半导体芯片电连接到所述封装基板的第一接合引线；以及
穿过所述第二通孔以将所述至少一个第二半导体芯片电连接到所述封装基板的第二接合引线，
其中，层叠的所述多个半导体封装中的两个相邻封装中的上封装设置在所述两个相邻封装中的下封装上，使得所述下封装的所述第一半导体芯片和所述第二半导体芯片面向所述上封装的所述第一半导体芯片和所述第二半导体芯片，并且
其中，所述上封装通过接合引线电连接到所述下封装。
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