KR20090009690A - 인플레인 스위칭 모드의 액정표시장치 - Google Patents

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KR20090009690A
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한상훈
이원호
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Abstract

본 발명은 인플레인 스위칭 모드의 액정표시장치에 관한 것으로, 게이트 라인, 상기 게이트 라인에 연결된 게이트 전극, 상기 게이트 라인과 분리되고 일측에 "L"자 형태로 돌출된 다수의 제 1 에지 패턴들이 형성된 공통 라인, 및 상기 제 1 에지 패턴에 연결된 다수의 공통 전극 핑거부들을 포함하는 제 1 도전 패턴과, 상기 제 1 도전 패턴을 덮는 게이트 절연막과, 상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성된 반도체 패턴과, 상기 게이트 라인과 절연되게 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인에 연결된 소스 전극, 및 상기 반도체 패턴이 노출되도록 상기 소스 전극과 분리된 드레인 전극을 포함하는 제 2 도전 패턴과, 상기 제 2 도전 패턴 및 상기 반도체 패턴을 덮는 보호막과, 상기 공통 라인에 나란하고 일측에 "L"자 형태로 돌출된 다수의 제 2 에지 패턴들이 형성된 화소 전극 연결부, 및 상기 제 2 에지 패턴들에 연결되고 상기 공통 전극 핑거부들과 나란하게 형성된 다수의 화소 전극 핑거부들을 포함하여 상기 보호막 상에 형성된 제 3 도전 패턴을 구비하고, 상기 제 1 에지 패턴과 상기 제 2 에지 패턴은 서로 교대로 배치되고, 상기 공통 전극 핑거부와 상기 화소 전극 핑거부는 서로 교대로 배치된 것을 특징으로 한다.
인플레인 스위칭 모드, 투과율, 컨트라스트 비

Description

인플레인 스위칭 모드의 액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE OF IN-PLANE SWITCHING MODE}
본 발명은 액정표시장치에 관한 것으로, 특히 액정표시장치의 투과율 및 컨트라스트 비를 개선할 수 있는 인플레인 스위칭 모드의 액정표시장치에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정 분자의 배열에 따라서 다양한 모드가 존재한다. 예를 들면, 액정표시장치는 수직 전계에 의해 액정 방향자를 제어하는 TN 모드(Twisted Nematic Mode)와, 수평 전계에 의해 액정의 방향자를 제어하는 인플레인 스위칭 모드(In-Plane Switching Mode)로 구분된다.
TN 모드 액정표시장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 액정을 구동한다. 이러한 TN 모드 액정표시장치는 개구율이 큰 장점을 가지는 반면 시야각이 좁은 단점을 가진다.
인플레인 스위칭 모드 액정표시장치는 서로 대향 배치되어 그 사이에 액정층을 구비한 컬러필터 어레이 기판과 박막 어레이 기판으로 구성된다. 컬러필터 어 레이 기판에는 빛샘을 방지하기 위한 블랙 매트릭스와, 블랙 매트릭스 상에 색상을 구현하기 위한 컬러필터층이 형성된다. 박막 트랜지스터 어레이 기판에는 단위 화소를 정의하는 게이트 라인 및 데이터 라인과, 게이트 라인 및 데이터 라인의 교차 지점에 형성된 박막 트랜지스터와, 서로 나란하게 형성되어 수평 전계를 발생시키는 공통 전극 및 화소 전극이 형성된다.
이러한 인플레인 스위칭 모드 액정표시장치는 공통 전극 및 화소 전극의 수평 전계에 의한 액정 구동 방법으로 시야각 특성이 우수하다.
도 1을 참조하면, 수평 전계 인가형 액정표시장치는 액정(9)을 사이에 두고 대향하는 박막 트랜지스터 어레이(10) 및 칼라 필터 어레이(15)를 포함한다. 컬러필터 어레이(15)는 상부 기판(1) 상에 순차적으로 형성된 블랙 매트릭스(3), 컬러 필터(5), 오버코트층(7)을 포함한다. 블랙 매트릭스(3)는 빛 샘을 방지하고 이웃하는 컬러 필터 간의 광 간섭을 방지하는 역할을 한다. 컬러 필터(5)는 적색(R), 녹색(G), 청색(B)을 포함함으로써 칼라 필터(5)를 투과한 빛이 색상을 표시할 수 있게 한다. 오버코트층(7)은 블랙 매트릭스(3)와 칼라 필터(5)가 형성된 상부 기판(1)을 평탄화시키는 역할을 한다.
박막 트랜지스터 어레이(10)는 하부 기판(11) 상에서 서로 교차하여 화소 영역을 정의하는 게이트 라인(12) 및 데이터 라인(14)과, 게이트 라인(12) 및 데이터 라인(14) 각각에 접속된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)에 접속된 화소 전극(18)과, 화소 전극(18)에 나란한 공통전극(19)과, 공통전극(19)에 접속된 공통 라인(16)을 포함한다.
박막 트랜지스터(TFT)는 게이트 라인(12)으로부터의 게이트 신호에 응답하여 데이터 라인(14)으로부터의 데이터 신호를 화소 전극(18)으로 공급한다. 박막 트랜지스터(TFT)를 통해 데이터 신호가 공급된 화소 전극(18)과 공통 라인(16)을 통해 기준전압이 공급된 공통전극(19) 사이에는 전계가 형성된다. 공통 전극(19)은 화소 전극(18)과 다른 층에 또는 동일층에 형성될 수 있다. 공통 전극(19)이 화소 전극과 동일층에 형성되면, 공통 전극(19)은 공통 라인(16)에 연결되어 공통 라인(16)으로부터 기준 전압을 공급받는다. 반면, 공통 전극(19)이 화소 전극(18)과 동일층에 형성되면, 공통 전극(19)은 공통 라인(16)을 노출시키는 콘택홀을 통해 공통 라인(16)에 접속되어 공통 라인(16)으로부터 기준 전압을 공급받는다.
이와 같은, 화소 전극(18)과 공통 전극(16) 사이에 전계가 형성되면, 그 전계에 의해 액정(9)이 회전하게 된다. 액정(9)의 회전 정도는 데이터 신호에 따라 조절된다.
상부 기판(1)의 외부면과 하부 기판(11)의 외부면 각각에는 특정방향으로 진동하는 빛을 투과시키는 상부 편광판(2a)과 하부 편광판(2b)이 부착된다. 일반적으로 상부 편광판(2a)의 투과축(x)과 하부 편광판(2b)의 투과축(y)은 서로 수직을 이루도록 배치된다.
편광판(2a, 2b)들의 투과축(x,y)과 액정(9)의 초기 배향상태는 액정표시장치의 표시 모드를 결정하는 요소가 된다. 일반적으로 인플레인 스위칭 모드 액정표시장치는 전계가 형성되지 않으면 화면에 블랙(black)을 표시하는 노멀리 블랙(normally black) 모드이다.
노멀리 블랙 모드에서 화소 전극(18)과 공통 전극(19) 사이에 전계가 형성되면, 액정(9)은 전계에 나란하게 배열한다. 여기서, 액정(9)은 전계에 의해 초기 배향 상태에서 특정 각도 이상으로 구동하여야 투과율에 기여할 수 있다. 전계에 나란하게 배열된 액정(9)을 투과한 광은 대부분 상부 편광판(2b)을 투과하여 계조를 구현하지만, 일부 액정(9)을 투과한 광은 상부 편광판(2b)을 투과하지 못하여 인플레인 스위칭 모드 액정표시장치의 투과율에 기여하지 못한다. 투과율에 기여하지 못하는 액정(9)이 발생하는 이유는 화소 전극(18), 공통 전극(19) 및 공통 라인(16)의 구조적 특징으로 인하여 일부 영역에서 전계가 원하지 않는 방향으로 형성되기 때문이다.
도 2a 및 도 2b는 전계가 원하지 않는 방향으로 형성되는 영역을 확대하여 나타내는 도면이다. 또한, 도 2a 및 도 2b에서 전계 방향은 양방향 화살표(↔)로 표시한다.
도 2a 및 도 2b를 참조하면, 화소 전극(18) 및 공통 전극(19)은 화소 영역에서 서로 나란하게 형성된 다수의 핑거부(18a, 19a)를 포함한다. 한편, 화소 전극 핑거부(18a)들과 공통 전극 핑거부(19a)들에 신호가 인가되기 위해서는 각 전극의 핑거부들(18a, 19a)에 대해 수직한 방향으로 형성되어 각 전극의 핑거부들(18a, 19a)을 연결하고 각각의 신호를 공급하는 연결부가 필요하다.
예를 들어 도 2a에 도시된 바와 같이 화소 전극(18)과 공통 전극(19)은 동일한 층에 형성될 수 있다. 이 경우, 화소 전극(18a)은 다수의 화소 전극 핑거부(18a)와 화소 전극 핑거부(18a)에 수직한 방향으로 형성되어 다수의 화소 전극 핑거부(18a)를 연결하는 화소 전극 연결부(18b)를 포함한다. 또한 공통 전극(19)은 다수의 공통 전극 핑거부(19a)를 포함한다.
다른 예를 들어 도 2b에 도시된 바와 같이 화소 전극(18)과 공통 전극(19)은 서로 다른 층에 형성될 수 있다. 이 경우, 공통 전극(19)은 서로 나란한 다수의 공통 전극 핑거부(19a)를 구비한다. 이러한 공통 전극 핑거부(19a)는 공통 전극 핑거부(19a)에 수직한 방향으로 형성된 공통 라인(16)에 연결되어 기준 전압을 공급받는다. 또한 화소 전극(18)은 공통 전극 핑거부(19a)에 나란한 화소 전극 핑거부(18a)와 화소 전극 핑거부(18a)에 수직한 방향으로 형성되어 화소 전극 핑거부(18a)를 연결하는 화소 전극 연결부를 포함한다.
상술한 바와 같은 인플레인 스위칭 모드 액정표시장치의 화소 전극(18)과 공통 전극(19)에 신호가 공급되면, 대부분의 화소 영역에 인가된 전계 방향은 화소 전극 핑거부(18a)와 공통 전극 핑거부(19a)를 향한다. 그러나 공통 라인(16), 화소 전극 연결부(18b)에 인접한 영역에서 전계 방향은 공통 라인(16)과 화소 전극 연결부(18b)를 향한다. 이는 공통 라인(16)과 화소 전극 연결부(18b)가 핑거부들(18a, 19a)에 대해 수직한 방향으로 형성되어 공통 전극 핑거부(19a)와 화소 전극 핑거부(18a) 사이에 형성되는 전계를 왜곡시키기 때문이다. 이러한 공통 라인(16)과 화소 전극 연결부(18b)에 의한 전계 왜곡으로 공통 라인(16)과 화소 전극 연결부(18b)에 인접한 영역 즉, 화소 영역 에지(edge)에서는 전계의 방향성이 균일하지 못하게 된다. 전계 방향이 균일하지 못한 영역에서는 액정이 투과율에 기여하지 못하는 방향으로 구동되게 하는 비효율 구동영역(A)과 액정이 서로 대향된 방향으 로 구동되게 하여 그 경계에서 빛이 투과되지 못하게 되는 디스크리네이션(disclination)(disclination) 영역(B)을 발생시킨다.
비효율 구동영역(A) 및 디스크리네이션(disclination) 영역(B)은 액정표시장치의 투과율 저하 및 컨트라스트 비(Contrast Ratio) 저하시켜 결과적으로 인플레인 스위칭 모드 액정표시장치는 표시품질을 저하시킨다.
상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 액정표시장치에 있어서 투과율 및 컨트라스트 비를 개선할 수 있는 인플레인 스위칭 모드의 액정표시장치를 제공하는데 그 목적이 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 특징에 따른 인플레인 스위칭 모드의 액정표시장치는 게이트 라인, 상기 게이트 라인에 연결된 게이트 전극, 상기 게이트 라인과 분리되고 일측에 "L"자 형태로 돌출된 다수의 제 1 에지 패턴들이 형성된 공통 라인, 및 상기 제 1 에지 패턴에 연결된 다수의 공통 전극 핑거부들을 포함하는 제 1 도전 패턴과, 상기 제 1 도전 패턴을 덮는 게이트 절연막과, 상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성된 반도체 패턴과, 상기 게이트 라인과 절연되게 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인에 연결된 소스 전극, 및 상기 반도체 패턴이 노출되도록 상기 소스 전극과 분리된 드레인 전극을 포함하는 제 2 도전 패턴과, 상기 제 2 도전 패턴 및 상기 반도체 패턴을 덮는 보호막과, 상기 공통 라인에 나란하고 일측에 "L"자 형태로 돌출된 다수의 제 2 에지 패턴들이 형성된 화소 전극 연결부, 및 상기 제 2 에지 패턴들에 연결되고 상기 공통 전극 핑거부들과 나란하게 형성된 다수의 화소 전극 핑거부들을 포함하여 상기 보호막 상에 형성된 제 3 도전 패턴을 구비하고, 상기 제 1 에지 패턴과 상기 제 2 에지 패턴은 서로 교대로 배치되고, 상기 공통 전 극 핑거부와 상기 화소 전극 핑거부는 서로 교대로 배치된 것을 특징으로 한다.
본 발명에 따른 인플레인 스위칭 모드의 액정표시장치는 다음과 같은 효과가 있다.
화소 영역의 하부 에지부에서 핑거부들과 연장되어 형성된 "L"자 형태의 에지 패턴들을 교대로 배치되도록 형성하고, 화소 영역의 상부 에지부에서 핑거부들과 연장되어 경사를 갖도록 형성된 에지 패턴들을 교대로 배치되도록 형성함으로써 전계 방향의 균일성을 향상시켜 비효율 구동영역 및 디스크리네이션(disclination) 영역을 현저히 감소시킬 수 있다. 이에 따라 본 발명의 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판은 수평 전계 인가형 액정표시장치의 투과율 및 컨트라스트 비를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 인플레인 스위칭 모드의 액정표시장치를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시 예에 따른 인플레인 스위칭 모드 액정표시장치의 박막 트랜지스터 기판을 나타내는 평면도이다. 또한 도 4는 도 3에 도시된 박막 트랜지스터 기판을 I―I' 및 Ⅱ―Ⅱ' 선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제 1 실시 예에 따른 인플레인 스위칭 모드 액정표시장치의 박막 트랜지스터 기판은 박막 트랜지스터 기판(41) 상에 게이트 절연막(43)을 사이에 두고 서로 교차되어 화소 영역들을 정의하는 다수의 게이 트 라인(32) 및 다수의 데이터 라인(34), 게이트 라인(32)과 데이터 라인(34)에 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)에 접속된 화소 전극(38), 화소 전극(38)과 수평 전계를 형성하는 다수의 공통 전극 핑거부(39), 공통 전극 핑거부(39)에 접속된 공통 라인(36), 및 화소 전극(38)과 공통 라인(36)의 중첩으로 구성된 스토리지 캐패시터(Cst)를 포함한다.
게이트 라인(32) 및 데이터 라인(34)은 박막 트랜지스터 어레이 외곽부에서 구동 회로부와 접속된 패드 단자에 접속됨으로써 박막 트랜지스터(TFT)에 게이트 신호 및 데이터 신호를 공급한다. 또한 공통 라인(36)은 게이트 라인(32)과 분리되어 게이트 라인(32)과 동일층에 형성되어 액정을 구동하기 위한 기준 전압을 공통 전극 핑거부(39)에 공급한다.
박막 트랜지스터(TFT)는 게이트 라인(32)의 게이트 신호에 응답하여 데이터 라인(34)의 데이터 신호를 화소 전극(38)에 공급한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(32)에 연결된 게이트 전극(32G), 데이터 라인(34)에 연결된 소스 전극(34S), 화소 전극(38)에 접속된 드레인 전극(34D), 및 게이트 절연막(43)을 사이에 두고 게이트 전극(32G)에 중첩됨과 아울러 소스 전극(34S) 및 드레인 전극(34D)에 접속된 반도체 패턴(48)을 구비한다.
반도체 패턴(48)은 활성층(46) 및 활성층(46) 상에 형성된 오믹 접촉층(47)을 포함한다. 활성층(46)은 소스 전극(34S)과 드레인 전극(34D) 사이에서 노출되어 반도체 채널을 형성한다. 오믹 접촉층(47)은 활성층(46)과 소스 전극(34S) 사이, 및 활성층(46)과 드레인 전극(34D) 사이를 오믹 접촉시킨다. 이러한 반도체 패 턴(48)은 제조 공정상 특징으로 인하여 소스 전극(34S), 드레인 전극(34D) 및 데이터 라인(34)을 포함한 소스/드레인 도전 패턴군 하부에 중첩된다.
공통 라인(36)은 게이트 라인(32)과 분리되어 나란하게 형성되고, 공통 라인(36)과 공통 전극 핑거부(39) 사이에서 제 1 에지 패턴(35)이 형성된다. 제 1 에지 패턴(35)은 공통 전극 핑거부(39)로부터 연장된 제 1 에지부(35a)와, 공통 라인(36)과 나란하게 형성되며 제 1 에지부(35a)와 둔각을 이루는 제 2 에지부(35b)를 포함한다. 제 1 및 제 2 에지부는 100∼115도의 각도로"L"자 형태를 이룬다. 이러한 제 1 에지 패턴(35)은 후술할 제 2 에지 패턴(38c)과 함께 전계 방향의 균일성을 개선한다.
화소 전극(38)은 공통 라인(36)에 나란하게 형성된 화소 전극 연결부(38b)와 화소 전극 연결부(38b)에 연결되어 공통 전극 핑거부들(39)에 나란하게 형성된 다수의 화소 전극 핑거부들(38a)을 포함한다. 화소 전극(38)은 소스/드레인 도전 패턴을 덮는 보호막(45)을 관통하여 드레인 전극(34D)을 노출시키는 화소 콘택홀(30)을 통해 드레인 전극(34D)에 접속된다. 이에 따라 화소 전극(38)은 드레인 전극(34D)을 경유한 데이터 신호를 공급받는다.
화소 전극 연결부(38b)와 화소 전극 핑거부(38a) 사이에서 제 2 에지 패턴(38c)이 형성된다. 제 2 에지 패턴은 화소 전극 핑거부로부터 연장된 제 1 에지부와, 화소 전극 연결부와 나란하게 형성되며 제 1 에지부와 둔각을 이루는 제 2 에지부를 포함한다. 제 1 및 제 2 에지부는 100∼115도의 각도로 "L"자 형태를 이룬다.
제 1 에지 패턴(35)과 제 2 에지 패턴(38c)은 서로 교대로 배치되고, 공통 전극 핑거부(39)와 화소 전극 핑거부(38a) 또한 교대로 배치된다. 이에 따라 화소 전극(38)과 공통 라인(36)에 신호가 인가되면 도 5에 도시된 바와 같이 공통 전극 핑거부(39)와 화소 전극 핑거부(38a) 사이에 수평 전계가 형성된다.
또한, 제 1 에지 패턴(35)과 제 2 에지 패턴(38c) 사이에도 공통 전극 핑거부(39)와 화소 전극 핑거부(38a) 사이에 형성된 전계와 유사한 방향의 전계가 형성된다. 참고로, 도 5에서 양방향 화살표(↔)는 공통 라인(36)에 기준 전압이 공급되고, 화소 전극(38)에 임의의 데이터 전압이 공급된 경우 전계 방향을 표시한 것이다.
스토리지 캐패시터(Cst)는 화소 전극 연결부(38b)와 공통 라인(36)이 보호막(45) 및 게이트 절연막(43)을 사이에 두고 중첩됨으로써 구성된다. 이러한 스토리지 캐패시터(Cst)는 박막 트랜지스터(TFT)를 경유하여 화소 전극(38)에 충전된 데이터 신호가 화소 전극(38)에 안정적으로 유지될 수 있게 한다.
상술한 바와 같이 본 발명의 제 1 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판은 핑거부들(39, 38a)에 "L"자 형태로 각각 접속된 제 1 에지 패턴(35)과 제 2 에지 패턴(38c)을 형성함으로써 화소 전극 연결부(38b)와 공통 라인(36)에 인접한 영역 즉, 화소 영역의 하부 에지부에서도 다른 영역과 유사한 방향으로 전계가 형성되게 할 수 있다. 여기서, 화소 영역의 하부 에지부는 제 1 및 제 2 에지 패턴(35, 38c)의 각 제 1 에지부(35a, 37a) 끝 단과 제 2 에지부(35b, 37b)의 일측단으로부터의 거리(d)가 26∼28㎛인 영역을 말한다.
이에 따라, 화소 영역에 형성된 전계 방향의 균일성이 향상되고, 비효율 구동영역 및 디스크리네이션(disclination) 영역이 현저히 줄어든다.
도 6은 본 발명의 제 2 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판을 나타내는 평면도이다. 또한 도 7은 도 6에 도시된 박막 트랜지스터 기판을 Ⅲ―Ⅲ', Ⅳ―Ⅳ' 및 Ⅴ―Ⅴ'선에 따라 나타내는 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 기판은 기판(71) 위에서 게이트 절연막(73)을 사이에 두고 서로 교차되어 화소 영역들을 정의하는 다수의 게이트 라인(62) 및 다수의 데이터 라인(64), 게이트 라인(62)과 데이터 라인(64)에 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)에 접속된 화소 전극(68), 화소 전극(68)과 수평 전계를 형성하는 공통 전극(69), 공통 전극(69)에 접속된 공통 라인(66), 및 화소 전극(68)과 공통 라인(66)의 중첩으로 구성된 스토리지 캐패시터(Cst)를 포함한다.
본 발명의 제 2 실시 예에 따른 게이트 라인(62), 데이터 라인(64), 박막 트랜지스터(TFT), 스토리지 캐패시터(Cst)에 대한 상세한 설명은 상술한 본 발명의 제 1 실시 예에서와 동일하다.
공통 라인(66)은 게이트 라인(62)과 분리되어 형성된다. 또한 공통 라인(66)은 후술할 공통 전극 핑거부(69a) 및 화소 전극 핑거부(68a)들이 형성될 영역을 사이에 두고 마주하는 제 1 수평부(166) 및 제 2 수평부(266)와, 제 1 및 제 2 수평부(166, 266)를 화소 영역의 가장자리에서 연결하는 공통 라인 핑거부(366)를 포함한다. 제 1 수평부(166)와 공통 라인 핑거부(366) 사이에서 제 1 에지 패 턴(165)이 형성된다. 제 1 에지 패턴(165)은 공통 전극 핑거부(366)로부터 연장된 제 1 에지부(165a)와, 공통 라인(66)의 제 1 수평부(166)와 나란하게 형성되며 제 1 에지부(165a)와 둔각을 이루는 제 2 에지부(165b)를 포함한다. 제 1 및 제 2 에지부(165a, 165b)는 100∼115도의 각도로 "L"자 형태를 이룬다. 이러한 제 1 에지 패턴(165)은 후술할 제 2 에지 패턴(68c)과 함께 전계 방향의 균일성을 개선한다.
공통 전극(69)은 제 2 수평부(266)에 중첩된 공통 전극 연결부(69b)와 공통 전극 연결부(69b)에 연결되어 서로 나란하게 형성된 다수의 공통 전극 핑거부(69a)들을 포함한다. 공통 전극 연결부(69b)는 보호막(75)과 게이트 절연막(73)을 관통하는 공통 콘택홀(70)을 통해 공통 라인(66)에 접속된다. 공통 전극 핑거부(69a)들 중 공통 전극 연결부(69b)의 최외곽에 연결된 핑거부(69a)는 유효 개구 영역 확보를 위해 공통 라인 핑거부(366)에 중첩되어 형성된다.
화소 전극(68)은 제 1 수평부(166)에 나란하게 형성된 화소 전극 연결부(68b)와 화소 전극 연결부(68b)에 연결되어 공통 전극 핑거부들(69a)에 나란하게 형성된 다수의 화소 전극 핑거부들(68a)을 포함한다. 화소 전극 연결부(68b)와 화소 전극 핑거부(68a) 사이에서 제 2 에지 패턴(68c)들이 형성된다. 제 2 에지 패턴(68c)은 화소 전극 핑거부(68a)로부터 연장된 제 1 에지부(67a)와, 화소 전극 연결부(68b)와 나란하게 형성되며 제 1 에지부(67a)와 둔각을 이루는 제 2 에지부(67b)를 포함한다. 제 1 및 제 2 에지부(67a, 67b)는 100∼115도의 각도로 "L"자 형태를 이룬다. 이러한 화소 전극(68)은 소스/드레인 도전 패턴을 덮는 보호막(75)을 관통하여 드레인 전극(64D)을 노출시키는 화소 콘택홀(60)을 통해 드레인 전극(64D)에 접속된다. 이에 따라 화소 전극(68)은 드레인 전극(64D)을 경유한 데이터 신호를 공급받는다.
제 1 에지 패턴(165)과 제 2 에지 패턴(68c)은 서로 교대로 배치되고, 공통 전극 핑거부(69a)와 화소 전극 핑거부(68a) 또한 교대로 배치된다. 이에 따라 화소 전극(68)과 공통 라인(66)에 신호가 인가되면 도 8에 도시된 바와 같이 공통 전극 핑거부(69a)와 화소 전극 핑거부(68a) 사이에 수평 전계가 형성된다. 또한, 제 1 에지 패턴(165)과 제 2 에지 패턴(68c) 사이에도 공통 전극 핑거부(69a)와 화소 전극 핑거부(68a) 사이에 형성된 전계와 유사한 방향의 전계가 형성된다. 참고로, 도 8에서 양방향 화살표(↔)는 공통 라인(66)에 기준 전압이 공급되고, 화소 전극(68)에 임의의 데이터 전압이 공급된 경우 전계 방향을 표시한 것이다.
본 발명의 제 2 실시 예에서는 공통 전극 핑거부(69a)와 화소 전극 핑거부(68a)를 투명 도전 금속으로 형성함으로써 화소 영역의 투과율을 더욱 개선할 수 있다.
상술한 바와 같이 본 발명의 제 2 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판은 공통 전극 핑거부(69a) 및 화소 전극 핑거부(68a)에 "L"자 형태로 각각 접속된 제 1 에지 패턴(165)과 제 2 에지 패턴(68c)을 형성함으로써 화소 전극 연결부(68b)와 공통 라인 제 1 수평부(166)에 인접한 영역 즉, 화소 영역의 하부 에지부에서도 다른 영역과 유사한 방향으로 전계가 형성되게 할 수 있다. 이에 따라 화소 영역에 형성된 전계 방향의 균일성이 향상되고, 비효율구동영역 및 디스크리네이션(disclination) 영역이 현저히 줄어든다. 여기서, 화소 영역 의 하부 에지부는 제 1 및 제 2 에지 패턴(165, 68c)의 각 제 1 에지부(165a, 67a) 끝 단과 제 2 에지부(165b, 67b)의 일측단으로부터의 거리(d)가 26∼28㎛인 영역을 말한다.
실험 결과, 본 발명의 제 1 및 제 2 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터를 포함하는 액정표시장치의 하부 에지부의 투과율은 종래에 비해 50%이상 증가하였고, 전체적인 투과율은 표 1에 도시된 바와 같이 액정표시장치의 모델에 따라 다양한 정도로 증가했음을 알 수 있다.
크기 제품군 화면비 해상도 단위화소크기 적용효과
H(가로) V(세로) H(mm) V(mm)
47인치 Full HD 16:9 1920 1080 0.18050 0.54150 ~5.0%
47인치 HD 16:9 1366 768 0.76125 0.25375 ~10.6%
42인치 Full HD 16:9 1920 1080 0.16150 0.48450 ~5.6%
42인치 HD 16:9 1366 768 0.68100 0.22700 ~11.9%
37인치 Full HD 16:9 1920 1080 0.14225 0.42675 ~6.3%
37인치 HD 16:9 1366 768 0.6 0.2 ~13.5%
이하, 도 9a 내지 도 12b를 참조하여 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 기판의 제조방법에 대해 설명한다.
도 9a 및 도 9b를 참조하면, 기판(41) 상에 제 1 마스크 공정으로 게이트 라인(32), 게이트 전극(32G), 공통 라인(36), 공통 전극 핑거부(39) 및 제 1 에지 패턴(35)을 포함하는 제 1 도전 패턴이 형성된다.
제 1 도전 패턴은 기판(41) 상에 게이트 금속층을 형성한 후, 포토리쏘그래피 공정 및 식각공정을 포함하는 제 1 마스크 공정으로 게이트 금속층을 패터닝함으로써 형성된다. 게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
도 10a 및 도 10b를 참조하면, 제 1 도전 패턴을 덮도록 기판(41) 상에 게이트 절연막(43)을 형성한다. 이 후, 게이트 절연막(43) 상에 제 2 마스크 공정으로 반도체 패턴(48) 및, 데이터 라인(34), 소스 전극(34S), 드레인 전극(34D)을 포함하는 제 2 도전 패턴이 형성된다.
게이트 절연막(43)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
반도체 패턴(48) 및 제 2 도전 패턴은 게이트 절연막(43) 상에 반도체층 및 소스/드레인 금속층을 적층한 후, 포토리쏘그래피 공정 및 식각공정을 포함하는 제 2 마스크 공정으로 반도체층 및 소스/드레인 금속층을 패터닝함으로써 형성된다.
반도체층으로는 비정질 실리콘 및 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘이 적층되어 이용된다. 소스/드레인 금속층은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti), 몰리티타늄 합금(MoTi), 몰리니오븀 합금(MoNb), 타이아늄니오븀 합금(TiNb) 등의 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
제 2 마스크 공정은 하프 톤 마스크 또는 회절 노광 마스크를 이용함으로써 하나의 마스크 공정으로 반도체 패턴(48) 및 제 2 도전 패턴을 형성할 수 있다. 이에 따라 제 2 도전 패턴 하부에는 반도체 패턴(48)이 중첩된다.
도 11a 및 도 11b를 참조하면, 게이트 절연막(43) 상에 반도체 패턴(48) 및 제2 도전 패턴을 덮도록 보호막(45)이 형성된다. 이어서 제 3 마스크 공정으로 화소 콘택홀(30) 이 형성된다.
보호막(45)으로는 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등과 같은 무기 절연 물질이 PECVD 등의 증착 방법으로 증착되어 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB(benzo cyclobutene), PFBC(Perfluorocyclobutane), 테프론(teflon), 사이토프(Cytop)와 같은 유기 절연물질이 스핀 또는 스핀리스 등의 코팅 방법으로 코팅되어 형성된다.
화소 콘택홀(30)은 포토리쏘그래피 공정 및 식각 공정을 포함하는 제 3 마스크 공정을 통해 보호막(45)을 패터닝함으로써 형성된다.
도 12a 및 도 12b를 참조하면, 제 4 마스크 공정으로 보호막(45) 상에 화소 전극 핑거부(38a), 화소 전극 연결부(38b) 및 제 2 에지 패턴(38c)을 포함하는 제 3 도전 패턴이 형성된다.
제 3 도전 패턴은 보호막(35) 상에 투명 도전 금속층을 형성한 후, 포토리쏘그래피 공정 및 식각 공정을 포함하는 제 4 마스크 공정으로 투명 도전 금속층을 패터닝함으로써 형성된다.
투명 금속층으로는 인듐 틴 옥사이드(ITO ; Indium Tin Oxide), 틴 옥사이드(TO ; Tin Oxide), 인듐 징크 옥사이드 (IZO ; Indium Zinc Oxide), 인듐 틴 징크 옥사이드(ITZO ; Indium Tin Zinc Oxide) 등이 이용된다.
이하, 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 기판의 제조방법에 대해 설명한다.
본 발명의 제 2 실시 예에 따른 제 1 도전 패턴은 게이트 라인(62), 게이트 전극(62G), 공통 라인(66) 및 제 1 에지 패턴(165)을 포함하고, 도 9a 및 도 9b에서 상술한 바와 같은 방법으로 형성된다.
본 발명의 제 2 실시 예에 따른 반도체 패턴(78) 및 제 2 도전 패턴은 도 10a 및 도 10b에서 상술한 바와 같은 방법으로 형성된다. 본 발명의 제 2 실시 예에 따른 제 2 도전 패턴은 도 10a 및 도 10b에서 상술한 제 2 도전 패턴과 동일하다.
본 발명의 제 2 실시 예에 따른 화소 콘택홀 및 공통 콘택홀(60, 70)은 포토리쏘그래피 공정 및 식각 공정을 포함하는 제 3 마스크를 이용하여 보호막(75) 및 게이트 절연막(73) 중 적어도 어느 하나를 식각함으로써 형성된다.
본 발명의 제 2 실시 예에 따른 제 3 도전 패턴은 화소 전극(68) 및 공통 전극(69)을 포함하고, 도 12a 및 도 12b에서 상술한 바와 같은 방법으로 형성된다. 여기서, 공통 전극 핑거부(69a)와 제 1 에지 패턴(165)의 제 1 에지부(165a)는 게이트 절연막(73) 및 보호막(75)을 사이에 두고 중첩되어 형성된다.
도 13은 본 발명의 제 3 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판을 나타내는 평면도이고, 도 14는 도 13의 화소 영역의 하부 에지부를 나타낸 확대도이다. 본 발명의 제 3 실시 예에 따른 박막 트랜지스터 기판의 단면도는 제 2 실시 예와 동일하다. 따라서, 제 2 실시 예와 대비하여 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 13 및 도 14를 참조하면, 공통 라인(66)의 제 1 수평부(166)와 공통 전극 핑거부(69a) 사이에서 제 1 에지 패턴(186)이 형성된다. 제 1 에지 패턴(186)은 공통 전극 핑거부(69a)로부터 연장된 제 1 에지부(186a)와, 공통 라인(66)의 제 1 수평부(166)와 접속되며 제 1 에지부(186a)와 120∼130도의 둔각을 이루도록 경사되어 형성된 제 2 에지부(186b)를 포함한다.
화소 전극 연결부(68b)와 화소 전극 핑거부(68a) 사이에서 제 2 에지 패턴(96)이 형성된다. 제 2 에지 패턴(96)은 화소 전극 핑거부(68a)로부터 연장된 제 1 에지부(96a)와, 화소 전극 연결부(68b)와 접속되며 제 1 에지부(96a)와 120∼130도의 둔각을 이루도록 경사되어 형성된 제 2 에지부(96b)를 포함한다.
이와 같이, 제 1 및 제 2 에지 패턴(186, 96)의 각 제 1 에지부(186a, 96a) 및 제 2 에지부(186b, 96b)의 각도를 제 1 및 제 2 실시 예보다 크게 형성함으로써, 제 1 및 제 2 에지 패턴(186, 96) 사이에서도 공통 전극 핑거부(69a)와 화소 전극 핑거부(68a) 사이에 형성된 수평 전계와 유사한 방향의 전계가 형성된다. 즉, 제 1 및 제 2 실시 예에서의 화소 영역 하부 에지부에서의 투과율보다 9∼11％증가하며 이에 따라, 하부 에지부에서의 비효율구동영역 및 디스크리네이션(disclination) 영역이 현저히 줄어든다.
도 15는 본 발명의 제 4 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판을 나타내는 평면도이고, 도 16은 도 15의 화소 영역의 하부 에지부를 나타낸 확대도이다. 본 발명의 제 5 실시 예에 따른 박막 트랜지스터 기판의 단면도는 제 2 실시 예와 동일하다. 따라서, 제 2 실시 예와 대비하여 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 공통 라인(66)의 제 1 수평부(166)와 공통 전극 핑거부(69a) 사이에서 제 1 에지 패턴(176)이 형성된다. 제 1 에지 패턴(176)은 공통 전극 핑거부(69a)로부터 연장된 제 1 에지부(176a)와, 제 1 에지부(176a)와 135∼160도의 둔각을 이루도록 경사되어 형성된 제 2 에지부(176b)와, 제 2 에지부와 접속되어 공통 라인(66)의 제 1 수평부(166)와 나란하게 형성되는 제 3 에지부(176c)를 포함한다.
화소 전극 연결부(68b)와 화소 전극 핑거부(68a) 사이에서 제 2 에지 패턴(85)이 형성된다. 제 2 에지 패턴(85)은 화소 전극 핑거부(68a)로부터 연장된 제 1 에지부(85a)와, 제 1 에지부(85a)와 135∼160도의 둔각을 이루도록 경사되어 형성된 제 2 에지부(85b)와, 제 2 에지부(85b)와 접속되어 화소 전극 연결부(68b)와 나란하게 형성되는 제 3 에지부(85c)를 포함한다.
이와 같이, 제 1 및 제 2 에지 패턴(176, 85)의 제 1 에지부(176a, 85a) 및 제 2 에지부(176b, 85b)의 각도를 제 1 내지 3 실시 예보다 큰 각도로 형성함으로써, 제 1 및 제 2 에지 패턴(176, 85) 사이에서도 공통 전극 핑거부(69a)와 화소 전극 핑거부(68a) 사이에 형성된 수평 전계와 유사한 방향의 전계가 형성된다. 즉, 제 1 및 제 2 실시 예에서의 화소 영역 하부 에지에서의 투과율보다 11∼13％증가하며 이에 따라, 하부 에지에서의 비효율구동영역 및 디스크리네이션(disclination) 영역이 현저히 줄어든다.
도 17은 본 발명의 제 5 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판을 나타내는 평면도이고, 도 18은 도 17의 화소 영역의 상부 에지부를 나타낸 확대도이다. 본 발명의 제 5 실시 예에 따른 박막 트랜지스터 기판의 단면도는 제 2 실시 예와 동일하다. 따라서, 제 2 실시 예와 대비하여 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 17 및 도 18을 참조하면, 화소 영역의 상부 에지부에서 공통 전극 연결부(69b)와 공통 전극 핑거부(69a) 사이에서 제 3 에지 패턴(89)이 형성된다. 제 3 에지 패턴(89)은 공통 전극 핑거부(69b)를 기준으로 23∼26도의 각도로 경사지도록 형성된다.
또한, 화소 전극 핑거부(68a)에서 연장되어 공통 라인(66)의 제 2 수평부(266)와 중첩되도록 제 4 에지 패턴(99)이 형성된다. 여기서, 공통 라인(66)의 제 2 수평부(266)와의 중첩 부분을 제외한 제 4 에지 패턴(99)의 길이는 8∼10㎛이며, 화소 전극 핑거부(68a)기준으로 23∼26도의 각도로 경사지도록 형성된다.
제 3 및 제 4 에지 패턴(89, 99)은 서로 교대로 나란하게 배치되어 형성되며, 제 3 및 제 4 에지 패턴(89, 99) 사이에서 공통 전극 핑거부(69a)와 화소 전극 핑거부(68a) 사이에 형성된 전계와 유사한 방향의 전계가 형성된다.
이와 같이, 화소 영역 상부 에지에서 공통 전극 핑거부(69a)와 연장되도록 형성된 제 3 에지 패턴(89)과, 화소 전극 핑거부(68a)와 연장되도록 형성된 제 4 에지 패턴(99)을 공통 전극 핑거부(69a) 및 화소 전극 핑거부(68a)를 기준으로 23∼26도의 각도로 경사지도록 형성함으로써 종래의 화소 영역의 상부 에지부에서의 투과율이 48∼50％의 상승률을 갖는다.
여기서, 제 1 및 제 2 에지 패턴(165, 68c)은 제 1 내지 제 4 실시 예에서 어느 하나의 제 1 및 제 2 에지 패턴의 구조로도 형성할 수도 있다. 이때, 제 3 및 제 4 에지 패턴과 제 4 실시예에서의 제 1 및 제 2 에지 패턴의 구조를 구비할 경우, 제 1 및 제 2 실시 예에서의 제 1 및 제 2 에지 패턴을 구비할 경우에 비해 투과율이 12.6％ 증가한다.
상술한 바와 같이 본 발명의 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판은 화소 영역의 하부 에지부에서 핑거부들과 연장되어 형성된 "L"자 형태의 에지 패턴들을 교대로 배치되도록 형성하고, 화소 영역의 상부 에지부에서 핑거부들과 연장되어 경사를 갖도록 형성된 에지 패턴들을 교대로 배치되도록 형성함으로써 전계 방향의 균일성을 향상시켜 비효율 구동영역 및 디스크리네이션(disclination) 영역을 현저히 감소시킬 수 있다. 이에 따라 본 발명의 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판은 수평 전계 인가형 액정표시장치의 투과율 및 컨트라스트 비를 개선할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 인플레인 스위칭 모드 액정표시장치를 개략적으로 나타내는 도면.
도 2a 및 도 2b는 종래 인플레인 스위칭 모드 액정표시장치의 화소 영역 하부 에지부에 형성되는 전계를 설명하기 위한 도면.
도 3은 본 발명의 제 1 실시 예에 따른 인플레인 스위칭 모드 액정표시장치의 박막 트랜지스터 기판을 나타내는 평면도.
도 4는 도 3에 도시된 박막 트랜지스터 기판을 I―I' 및 Ⅱ―Ⅱ' 선에 따른 단면도.
도 5는 본 발명의 제 1 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판의 화소 영역 하부 에지부에 형성된 전계를 설명하기 위한 도면.
도 6은 본 발명의 제 2 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판을 나타내는 평면도.
도 7은 도 6에 도시된 박막 트랜지스터 기판을 Ⅲ―Ⅲ', Ⅳ―Ⅳ' 및 Ⅴ―Ⅴ'선에 따라 나타내는 단면도.
도 8은 본 발명의 제 2 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판의 화소 영역 하부 에지부에 형성된 전계를 설명하기 위한 도면.
도 9a 내지 도 12b는 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 설명하기 위한 도면.
도 13은 본 발명의 제 3 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판을 나타내는 평면도.
도 14는 도 13의 화소 영역의 하부 에지부를 나타낸 확대도.
도 15는 본 발명의 제 4 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판을 나타내는 평면도.
도 16은 도 15의 화소 영역의 하부 에지부를 나타낸 확대도.
도 17은 본 발명의 제 5 실시 예에 따른 인플레인 스위칭 모드의 박막 트랜지스터 기판을 나타내는 평면도.
도 18은 도 17의 화소 영역의 상부 에지부를 나타낸 확대도.

Claims (10)

  1. 게이트 라인, 상기 게이트 라인에 연결된 게이트 전극, 상기 게이트 라인과 분리되고 일측에 "L"자 형태로 돌출된 다수의 제 1 에지 패턴들이 형성된 공통 라인, 및 상기 제 1 에지 패턴에 연결된 다수의 공통 전극 핑거부들을 포함하는 제 1 도전 패턴;
    상기 제 1 도전 패턴을 덮는 게이트 절연막;
    상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성된 반도체 패턴;
    상기 게이트 라인과 절연되게 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인에 연결된 소스 전극, 및 상기 반도체 패턴이 노출되도록 상기 소스 전극과 분리된 드레인 전극을 포함하는 제 2 도전 패턴;
    상기 제 2 도전 패턴 및 상기 반도체 패턴을 덮는 보호막; 및
    상기 공통 라인에 나란하고 일측에 "L"자 형태로 돌출된 다수의 제 2 에지 패턴들이 형성된 화소 전극 연결부, 및 상기 제 2 에지 패턴들에 연결되고 상기 공통 전극 핑거부들과 나란하게 형성된 다수의 화소 전극 핑거부들을 포함하여 상기 보호막 상에 형성된 제 3 도전 패턴을 구비하고,
    상기 제 1 에지 패턴과 상기 제 2 에지 패턴은 서로 교대로 배치되고,
    상기 공통 전극 핑거부와 상기 화소 전극 핑거부는 서로 교대로 배치된 것을 특징으로 하는 인플레인 스위칭 모드 액정표시장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전 패턴은 상기 공통 전극 핑거부 및 상기 화소 전극 핑거부들을 사이에 두고 마주하는 공통 라인의 제 1 및 제 2 수평부;
    상기 공통 라인의 제 1 및 제 2 수평부를 상기 화소 영역의 가장자리에서 연결하며, 상기 공통 전극 핑거부들 중 최외곽의 공통 전극 핑거부와 중첩되어 형성되는 공통 라인 핑거부들을 추가로 구비하며,
    상기 제 3 도전 패턴은 상기 공통 전극 핑거부들을 연결함과 아울러 상기 보호막 및 상기 게이트 절연을 관통하여 상기 공통 라인의 제 2 수평부를 노출시키는 공통 콘탤홀을 통해 상기 공통 라인의 제 2 수평부에 접속된 공통 전극 연결부를 추가로 구비하며,
    상기 제 1 수평부는 상기 제 1 에지 패턴과 접속되어 형성되는 것을 특징으로 하는 인플레인 스위칭 모드 액정표시장치.
  3. 제 2 항에 있어서,
    상기 제 1 에지 패턴은 상기 공통 라인의 제 1 수평부 및 상기 공통 전극 핑거부 사이에서 접속되어 형성되고, 상기 제 2 에지 패턴은 상기 화소 전극 연결부 및 상기 화소 전극 핑거부 사이에서 접속되어 형성되는 것을 특징으로 하는 인플레인 스위칭 모드 액정표시장치.
  4. 제 1 항에 있어서,
    상기 제 1 에지 패턴은 상기 공통 전극 핑거부로부터 연장되어 형성된 제 1 에지부와, 상기 제 1 에지부와 둔각을 이루도록 경사되어 형성된 제 2 에지부를 포함하는 것을 특징으로 하는 인플레인 스위칭 모드 액정표시장치.
  5. 제 4 항에 있어서,
    상기 제 2 에지부와 접속되어 상기 공통 라인과 나란하게 형성된 제 3 에지부를 추가로 구비하는 것을 특징으로 하는 인플레인 스위칭 모드 액정표시장치.
  6. 제 1 항에 있어서,
    상기 제 2 에지 패턴은 상기 화소 전극 핑거부로부터 연장되어 형성된 제 1 에지부와, 상기 제 1 에지부와 둔각을 이루도록 경사되어 형성된 제 2 에지부를 포함하는 것을 특징으로 하는 인플레인 스위칭 모드 액정표시장치.
  7. 제 6 항에 있어서,
    상기 제 2 에지부와 접속되어 상기 화소 전극 연결부와 나란하게 형성된 제 3 에지부를 추가로 구비하는 것을 특징으로 하는 인플레인 스위칭 모드 액정표시장치.
  8. 제 4 항 또는 제 6 항에 있어서,
    상기 제 1 에지부 및 상기 제 2 에지부는 100∼130도의 각도를 이루는 것을 특징으로 하는 인플레인 스위칭 모드 액정표시장치.
  9. 제 2 항에 있어서,
    상기 공통 전극 연결부와 상기 공통 전극 핑거부 사이에서 연장되어 형성된 제 3 에지 패턴;
    상기 화소 전극 핑거부에서 연장되어 상기 공통 라인의 제 2 수평부와 중첩되도록 형성된 제 4 에지 패턴을 추가로 구비하는 것을 특징으로 하는 인플레인 스위칭 모드 액정표시장치.
  10. 제 9 항에 있어서,
    상기 제 3 및 제 4 에지 패턴의 길이는 8∼10㎛이며,
    상기 제 3 에지 패턴은 상기 공통 전극 핑거부를 기준으로, 상기 제 4 에지 패턴은 상기 화소 전극 핑거부를 기준으로 23∼26도의 각도로 경사지도록 형성되는 것을 특징으로 하는 인플레인 스위칭 모드 액정표시장치.
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