JPH0437162A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＭＯ３などの半導体装置に関するものであ
り、特に、ＬＳＩ、ＶＬＳＩ、ＵＬＳＩなどの大規模半
導体装置のチップ内に形成された回路のスイッチング動
作による電源変動ノイズを抑制する半導体装置の７ｉ源
配線方式に関する。

〔従来の技術〕

ＳＲＡＭにおいて、負荷を迅速に充放電させるため瞬間
的に大電流を流す出力回路のスイッチング雑音によって
、チップ上およびリードの電源線と接地線が有する抵抗
値およびインダクタンスによって回路自体および電ＩＩ
電位と接地電位が変動し、その結果として、　（イ）出
力回路のバイアス電圧が低下し電流駆動能力が低下する
。（ロ）入力回路部の電源電位および接地電位が揺れ入
力レベルの確定が遅れる。または、誤動作などの問題が
生ずることが知られている（たとえば、ｒ日経エレクト
ロニクスＪ、１９８８．９．５　（Ｎｏ。

４５５）、１３３〜１３６ページ）。

かかる問題はＳＲＡＭに限らず、数多くのスイッチング
素子を内蔵しそれらのスイッチング素子が高速でオン・
オフする殆どの半導体装置においても同様に問題となっ
ている。たとえば、ＣＭＯＳインパークを例にとると、
入力信号が“Ｈ（ハイレベル）″かう°“Ｌ（ローレベ
ル）”、　　“Ｌ”から′″Ｈ″に変化する際１　Ｐチ
ャネルトランジスタおよびＮチャネルトランジスタが同
時にオンになる僅かな時間があり、この瞬間的な時間に
電源配線系統にスパイク電流が流れ、電源配線系統が有
するインダクタンスしによって誘起電圧（ｅ＝−Ｌ−ｄ
ｉ／ｄｔ）が発生し、この誘起電圧がノイズとなって上
記した電位変動を引き起こす。インバータ同様、その回
路素子としてトランジスタなどのスイッチング素子を有
する回路も上記同様の問題に遭遇する。特に、スイッチ
ング素子集積数の増加１スイツチング素子の高速化に伴
ってその影響が大きくなっている。

上記問題を解決するため、　（ａ）チップ上で出力回路
部と他の回路部の電源と接地を分離する。

（ｂ）大容量のバイパスコンデンサをチップ上の出力回
路と他の回路に接続するなどのノイズ対策を講して、内
部回路の高速化および安定化を図ることが知られている
（前掲「日経エレクトロニクス」参照）。

〔発明が解決しようとする課題〕

しかしながら、上記のノイズ対策は１通用が限定されて
いる。

たとえば、ゲートアレイのように出力回路のウェートが
多い半導体装置、スイッチング素子が多く内蔵された半
導体装置では、出力回路、スイッチング素子からの分離
するという手法を適用できない。

一方、半導体装置は一層高い集積度が要求され、チップ
内に形成されるスイッチング回路数も増大しており、か
かる要求を満足させつつ１内蔵するスイッチング素子の
オン・オフ動作（出力回路の充放電も含む）に起因する
電源系統の電位変動を防止する有効な手段は未だ見出さ
れていない。

したがって１本発明は、半導体集積回路のスイッチング
素子、出力回路の充放電などによって発生する誘起ノイ
ズよる電源配線系統の電位変動を抑制する半導体装置を
提供することを目的とする〔課題を解決するための手段
〕 本発明は、上記問題を解決するため、半導体装置内の回
路に電力を供給する正極電源線および負極電源線を平行
シこ配設し、かつ、該正極電源綿に流れる電流の向きと
該負極電源線に流れる電流の向きとが反対になるように
正極電源接続部および負極電源接続部を該正極電源線お
よび該負極電源線に接続する。

好適には、正極および負極電源線の幅を広く形成し、こ
れら電源線相互間の間隔を狭くする。

［作用〕 正極電源線と負極電源線とを平行に配設し、かつ、これ
らに流れる電流の向きを逆にすると、インダクタンス成
分に起因する誘導ノイズは相殺される。

特に、これら電源線の幅を大きくとり、かつこれらの相
互間隔を狭くすると、誘導ノイズ相殺効果が大きくなる
。

〔実施例］ 本発明の実施例のＬＳＩのチップの平面図を第１図に示
す。この図面は電源配線系統を中心に図解したものであ
り１回路モジュールＡ−Ｄの周囲に正極電源線としてア
ルミニューム（Ａ　Ｉ　）　製の電ａ（Ｖｄｄ）線１０
および負極電源線としてＡｌ製の接地（ＧＮＤ）綿２０
が形成されている。これらのＶｄｄ線１０およびＧＮＤ
線２０には正極電源接続部としてチップ内部に配設され
たＶｄｄパット′３０および３２．！：負極電源接続部
としてＧＮＤバフ　１”　４０および４２とが配設され
ている。これらのバットはポンディングワイヤを介して
リードフレームのパットに接続され　そして　たとえば
ＤＩＰタイプチップのＶｄｄ端子ビン、ＧＳＤ端子ビン
に接続されている。

第１図のチップ周辺に配設されたＶｄｄ線１０およびＧ
ＮＤ線２０とｖａａハノｆ’　３０　＃よびＧＮＤパッ
ド４０の拡大図を第２図に示す。ただし、第２図におい
ては、第１図のｖｄｄ線１０に代えて４本のＶｄｄ線１
０〜１４として示し、第１図のＧＮＤ線２０に代えて４
本のＧＮＤＮ二線〜２４として示している。Ｖｄｄバッ
ド３０とＶｄｄｆｉｌＱ〜１４とは、これらの下層の導
電層５ｏを介して１　ビア（ｖｉａ）コンタクト（また
はピアホール、あるいは、コンタクトホール）５４にお
いて電気的に接続されている。同様に、ＧＮＤパッド４
０とＧＮＤ線２０〜２４とは、これらの下層の導電層５
２を介して、ビアコンタクト５６において電気的に接続
されている。第１図のＶｄｄ線ｌＯとＶｄｄパッド３２
との接続、ＧＮＤ線２線色０ＮＤパ。

ド４２との接続も上記同様である。

第１図を参照すると、Ｖｄｄが印加されるＶｄｄバッド
３Ｏ−Ｖｄｄ線１０−チップのＧＮＤ端子に接続されて
いるＧＮＤパッド４０からなる第１の経路が形成されて
いる。同様に、Ｖｄｄが印加されるＶｄｄパッド３２−
ＧＮＤ線２線色０ップのＧＮＤ端子に接続されるＧＮＤ
バッド４２からなる第２の経路が形成されている。これ
ら第１および第２の経路を流れる電流の向きＩａｌ、Ｉ
ｂ１が逆になっている点に留意されたい。

このように、Ｖｄｄ線１０（正極電源線）とＧＮＤ線２
線色０極電源線）とを平行に配設し、それらを流れる電
流の向きが逆で大きさが等しいときこれらの全体のイン
ダクタンスしは下記の式で与えられる。

Ｌｍ２　　（Ｌｓ−Ｌｍ）　　　　　　　・　・　・　
（１）ただし、Ｌｓ：　自己インダクタンス。

Ｌｍ：相互インダクタンス。

自己インダクタンスＬｓおよび相互インダクタンスＬｍ
はそれぞれ下記の式で表される。

Ｌｓ　　＝　２　ｇ　　［Ｉｎ（２ｇ／ｗ）　　＋　１
　／　２　）Ｌ＋ａ　　＝　２　ｇ　　（Ｉｎ（２ｇ／
（ｗ＋ｄ））　　　１　）ただし２ｇ：電源線の長さ。

ｍ：電源線の幅。

ｄ：電源線相互の間隔。

したがって、全体のインダクタンスしは下記の式で表さ
れる。

Ｌｍ４ｇ：Ｉｎ（１（ｄ／ｗ）−３／２　’、　　・　
・　・　（２）第２弐から単位長さあたりのインダクタ
ンスＬを小さくするには、それぞれの電源線の輻Ｗを太
きくＬＩＲ線相互間の間隔ｄを小さくすればよいことが
判る。

したがって１本発明の実施例においては、各電源線の幅
Ｗをできるだけ大きくシ、電源線相互間の間隔ｄをでき
るだけ狭くしている。このように電源線を形成すること
により、インダクタンスＬを小さくできる。たとえば、
電源線の長さｇ＝２ｃｍ、輻ｗ＝２５μｍ、間隔ｄ＝３
μｍの場合インダクタンスしは１３ｍＨとなり１本発明
の実施例のような対策を講しない従来電源線構造のデバ
イスに比して、１／３〜１／４程度にインダクタンスが
減少した。その結果、内蔵した数多くのスイッチング素
子がオン・オフ動作しても誘起電圧の大きさは小さくな
り、電源線の電位変動が小さくなり、半導体回路の動作
スピードを向上させ、かつ、動作の安定化を図ることが
できる。

なお、半導体装置において上層部にＡＩなどの金属で形
成される電源線の幅を大きくすることに対する製造上の
制限は少ないから、製造上からもＮ’ｌｌ線の幅を大き
くすることは容易である。また幅を大きくして通電容量
を大きくすることはこれかろの一層高い集積度になり消
費電流の大きくなる傾向に合致するし、エレクトロマイ
グレーノヨン対策上も都合がよい。さらに、サブミクロ
ンルールで半導体製造を行う状況下にあって、２つの電
源線相互間を極力近づけて両者の間隔ｄを小さくするこ
とはこれかあの技術動向番二合敗する。したがって９本
発明の実施にあたっては、特別高度の技術、新たな技術
を適用しないでもよく。

しかも、集積度を低下することもない。

なお、半導体装ノブの電源外部端子ピンから千ノブ周辺
の電源線までの経路におけるインダクタンスも極力小さ
い方が望ましい。このため、Ｖｄｄパッド、ＧＮＤパッ
ドからチップの電源端子までのインダクタンスが小さく
なるように、ポンディング配線系統およびチップの電源
端子ピンの位置を決定（設計）する。たとえば、第３図
に示したＤＩＰタイプのチップの場合、端子列の中央に
電源端子ビンＶＳＳ、　　ＶＣＣを設け、この電源端子
ビンから内部のバッドを介して、正極電源線、負極電源
線への配線を行うことにより、ボンディングワイヤとリ
ードフレームが短縮でき、インダクタンスしは小さくな
る。

上述した第１図のポンディングパッド３０．４０．３２
．４．２は半導体チップ両側に設けた例を示したが、ポ
ンディングパッドは一方の側、たとえば、ポンディング
パッド３０とよび４０のみ設けてもよい。また、第１図
の電源線は半導体チンプ内の周辺を１順する循環経路を
形成するように配設した場合について述べたが、第１図
の右側と左側とを分離し、それぞれ、独立して、右側の
電源線はポンディングパッド３０および４０を介して４
左側の電源線はポンディングパッド３２および４２を介
して電源供給するように構成することができる。このよ
うな電源線配設に関して１本発明の基本的構想、すなわ
ち、正極性電源線と負極性電源線とを並行に形成しかつ
これら電源線に流れる電流の向きを逆にし、好適には、
さらに両者の電源線の間隔を極力狭くするという構想の
下に種々の変形形態を採ることができることは言うまで
もない。

かかるインダクタンスＬの低減はチップ周辺のＶｄｄ線
１線色０ＮＤ線２０に限らず、ＬＳＩ内の全ての回路へ
も適用できる。以下、内部回路におけるインダクタンス
低ｖｉｃこついて述べる。

第１図はまた。チップ周辺の電源線からチップ内部の各
モジュールへの電源分配を示している。

各モジュールへの電源線もＶｄｄ線とＧＮＤ線とが平行
して配設され、そして、できるだけ接近して配設されて
いる。また、これら相互間に流れる電流の向きは逆にな
っている。

第４図にモジュール内の回路での電源線の接続状況を示
す。チップ周辺のＶｄｄ線１線色０ジュール内のＶｄｄ
線１００が接続され、チップ周辺のＧＮＤ線１０とモジ
ュール内のＧＮＤＮ二線０とが接続されている。チップ
周辺のＶｄｄ線１線色０部のＶｄｄ線１００３チップ周
辺のＧＮＤ線２０と内部のＧＮＤｍ２００との接続は、
第２図に図解したものと同様に１　これらの線ｔｏ、２
０．１００２００より下層の導電層とコンタクトホール
を介して行う。

モジュール内の各素子における電源線のレイアウトにつ
いて、第４図に示した回路素子のうち第５図に回路図を
示したＣＭＯＳインバータを例にとって詳細に述べる。

また、このＣＭＯＳインバータの概略断面図を第６図に
示し、配線を中心とした上部概略透視図を第７図に示す
。第６図は配線の関係とＣＭ　ＯＳインバータの構造と
が明瞭となるように、遠近を考慮しないで図解したもの
である。

ＣＭＯＳインバータのＶｄｄ端子にＶｄｄ線１００ＧＮ
Ｄ端子にＧＮＤＮ二線０が接続され、ゲートＧには入力
線３００の導電層、インバータの出力ＯＵＴには出力線
３１０の導電層が接続されている。上層のＡＩ製Ｖｄｄ
線１００とＡＩ製ＧＮＤ綿２００が接近し、かつ同一平
面上で並行に配設されている。その下層には、Ｖｄｄ綿
１００およびＧＮＤＮ二線０と直交して入力線３００の
導電層と出力線３１０（第６図に図示せず）の導電層が
好ましくはポリシリコンによって下層レヘルに形成する
ことによりインバータが構成されテイル。

インバータのＶｄｃｌ端子はコンタクトホール１１０を
介じてＶｄｄ線＋００に接続され、ＧへＤ端子はコンタ
クトホール２１０を介してＧへＤ線２゜Ｏ（こ接続され
ている。出力線３１０もコンタクトホール３１６．　３
１８．接続ｖＡ３２０　３２２および、コンタクトホー
ル３１２．３１４を介してインバータの出力端子ＯＵＴ
に接続されている（第６図に図示せず）。

これらの図解から明らかなように、上層の電源ｖＡ１０
０．２００と入力線３ｏｏの導電層と出力線３１０の導
電層とは層が異なっており、Ｖｄｄ線１００　、、！＝
ＧＮＤ線２００　ｉ；！、　　イア　ハーク０：）形成
９ｐ域全体にわたって１幅を充分広く形成させることが
でき、か−’：）、Ｖｄｄ線１００とＧＮＤＮ二線０と
を相互に接近させて形成することができる。上述したよ
うに、Ｖｄｄ線１００とＧＮＤ線２００に流れる電流の
向きは逆であるから、チップ周辺の電源線の場合と同様
ムこ、これら電源線のインダクタンスは非常に小さくな
る。したがって、インバータにおけるトランジスタの高
速なオン・オフ動作によっても、誘起起電力が抑制され
、電源線の電源変動も抑制される。

第８図に第６図の変形態様としての、第５図に示したイ
ンバータの断面図を示す。第６図に示したインへ−夕は
ＡＩ電源層とその下層の導電層とを２層に形成した場合
について示したが、第８図のインバータは１層で構成し
た場合を示す。

さらに、第９図に電源線配設の他の変形形態を示す。第
９図の電源線は、　Ｄ　Ｌ　Ｍ　（Ｄｏｕｂｌｅ　Ｌｅ
ｖｅｌＭｅｔａｌ）プロセスにより、上層にＶｄｄ線１
００下層にＧＮＤ線２００を平行に形成した場合を示す
。両者の電源線の間には、ＰＳＧなどの絶縁材料が配設
されている。Ｖｄｄ線１００の基本部１０２からインバ
ータの対応するＶｄｄ端子に接続するため、　　Ｖｄｃ
ｌ基本部１０２から腕部１０４が延在し、その先端がコ
ンタクトホール内に形成された導電材料１１２を介して
インバータのＶｄｄｉ子とＶｄｄ線の基本部１０２が接
続されている。Ｖｄｄ基本部１０２の他端はパッド接続
用区域１０６が形成され、このパッド接続用区域から導
電材料を介して上部Ｖｄｄ線１０に接続される。以上述
べたＶｄｄ線１００と同様に、ＧＮＤ線２００も形成さ
れている。ただし、腕部２０４はＶｄｄ線の腕部１０４
と対向する側に形成され、その先端部からコンタクトホ
ールを介してインバータのＧＮＤ端子に接続されている
。したがって、Ｖｄｄ基本部１０２とＧＮＤ基本部２０
２とが上下に平行して形成されている。このように平行
に電源線を形成した場合のインダクタンスは上記した式
（２）で与えられることは、上記した実施例と同様であ
る。

なお、第９図において、Ｖｄｄ線１ｏｏとＧＮＤ線２０
０との上下関係を逆にしても同様の効果を得ることがで
きることは言うまでもない。

さらに、第９図のＤＬＭプロセスによる電源線構造にす
ると、第６図または第８図に示した場合のｌＬ’１Ｍが
＋、Ｈｇ’２．５μｍ程度であるのに比し、０１１１ｍ
程度まで接近させることができるので両電源線の間隔を
一層狭くすることでできる。その結果として、インダク
タンスは一層小さくできるまた。２層間にはコンデンサ
が形成されるからこのコンデンサをバイパスコンデンサ
として用いることにより、−層ノイズ除去対策が効果を
発揮する。

第９図は２重層だけについて述べたが　このような層を
多重層に形成することもできる。この場合も、多層配線
間乙こ生ずる容量結合により電源の雑音を一層有利に改
善することができる。

第９図に関連づけて述べた半導体チップ内部回路におけ
る電源線の上下層形成は、第１図に示したチップ周辺の
電源線の配設にも適用できることは言うまでもない。

以上、ＣＭＯＳインバータについて例示したがゲートア
レイまたはスタンダードセルなどの大規模の集積回路に
おける種々のゲート回路、出力回路についても同様であ
る。

本発明は、さらに上記電源線の配置に加えてノイズ除去
対策として、さろにバイパスコンデンサを追加すること
もできる。特に′、第１図において、ＰＯストレスがか
かるチップのコーナ一部Ａ−Ｄには電源線の配設の他１
回路を形成させないようにしている場合、その４つのコ
ーナーＡ〜Ｄの空白領域、第１０図に示したような、２
００〜６００ｐＦ程度のバイパスコンデンサを形成する
。これＳこよって、電源線におけるＶｄａ　　ＧＮＤの
レヘルは一層安定する。

以上の実施例においては、ＣＭＯ３！二ついて例示した
が１本発明は、たとえば、ＭＯＳはもとより、バイポー
ラ、そして、各種デイスプレィ装置のドライバ回路など
のようにスイッチング動作する回路を有する種々の半導
体装置に適用できることは言うまでもない。

〔発明の効果〕

以上述べたように１本発明は半導体装置内の正極および
負極電源線を平行に配設し、これらに流れる電流の向き
が逆になるように電源接続部と電源線とを接続すること
により、電源線のインダクタンスを小さくでき、半導体
装置内の回路のスイッチング素子のスイッチング動作に
よっても電源系統へのスイッチングノイズを低減できた
。

また、上記電源線のそれぞれの幅を大きくし電源線相互
の間隔を狭くシ、かつ、電流の向きを逆方向とする構成
にすることにより、電源線のインダクタンスを一層小さ
くできた。

【図面の簡単な説明】

第１図は本発明の実施例の半導体チップの内部電源配線
系統図。 第２図は第１図の部分拡大図 第３図は本発明の実施例の半導体装置のチップ外観図 第４図は本発明の実施例の半導体装置の内部回路の接続
を示す図。 第５図は第４図におけるＣＭＯＳインバータの回路図。 第６図は第５図のインバータの概略断面図第７図は第５
図のインバータの電源線を中心とする第６図に対応する
平面透視図 第８図は第５図のインバータの他の概略断面図第９図は
本発明の実施例の電源線形成の他の例を示す図。 第１０図は本発明の実施例のバイパスコンデンサの断面
構成図、である。 （符号の説明） １０・・・Ｖｄｄ線 ２０−−・ＧＮＤｉａ ３０．３２　・　・　・Ｖｄｄパッド。 ４０．４２　　・　・　・ＧＮＤバッド。 １００・・・Ｖｄｄ線。 ２００・・・Ｇ　Ｎ　Ｄ線。

Claims (1)

1. 【特許請求の範囲】 １、半導体装置内の回路に電力を供給する正極電源線お
   よび負極電源線を平行に配設し、かつ、該正極電源線に
   流れる電流の向きと該負極電源線に流れる電流の向きと
   が反対になるように正極電源接続部および負極電源接続
   部を該正極電源線および該負極電源線に接続したことを
   特徴とする半導体装置。 ２、前記正極および負極電源線の幅を広く形成し、これ
   ら電源線相互間の間隔を狭くする、請求項１記載の半導
   体装置。