JPH03131034A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は半導体集積回路装置に関し、 集積度が増加し高消費電力が要求される半導体集積回路
であっても配線層の数を増加させることなく歩留りが向
上し、信頼性の高い集積回路装置をうることを目的とし
、 ２層以上の配線層からなる半導体集積回路装置であって
、主たる電源電流がチップの内部セル領域上を覆ってい
る電源用配線からなる第１の配線層を通じて該内部セル
領域に供給されるものであり、且つ、該内部セル領域で
必要とする電流の大部分が、該チップの外周部から電源
用配線からなる該第１の配線層を通じて供給されるよう
に構成する。

〔産業上の利用分野〕

本発明はＬＳＩ等の高集積化半導体集積回路装置に関す
るものである。

〔従来の技術〕

近年、高集積化半導体集積回路（ＬＳＩ）の大規模化、
高集積化に伴い、ＬＳＩ内の各部に安定して電源を供給
することが要求されている。このため、配線層の多層化
が行なわれてきているが、局所的な電流消費量が増える
に従って、配線層の電流密度を考慮した電源配線の設計
が必要となってきている。

第２図に示すように従来の、エミッターカップルドロジ
ック（ＥＣＬ　）ゲートアレーなどの消費電力の大きい
ＬＳＩでは、チップ１の配線層のうち例えばＬＳＩの上
から又は下から数えた２層を主に電源電流を供給するた
めの配線層４．５に用い、その他の複数の層は主に信号
配線やセル内の素子間の配線用の配線層として使用され
ており、その２層つまり第１の層４と第２の層５のうち
例えば第１のＮ４においては電源用配線６を横方向に形
成し、第２のＮ５においては電源用配線７を縦方向に形
成するとともに、チップ１の外部に設けた電源部Ｌ　、
Ｖｚ　、Ｖ３からチップ外周部２に形成した配線１０を
介して該チップの四方向から電源電流を供給していた。

尚、第２図における電源配線６．７のうちＧは高電位電
源Ｖ１例えば接地（ＧＮＤ）を示し、■は低電位電源■
１又は■２例えば■。を示している。

かかる従来の高集積化半導体回路においては、横方向、
縦方向とも同程度の電流が流れる為、配線の材質や厚さ
にあまり差がないのが普通であり、又電流供給量が少な
い間は各層の電源配線間に信号チャネル１１．１２を設
けて、信号配線と電源配線を同一の配線層中に形成する
のが一般的であった。

〔発明が解決しようとする課題］ ところが集積度が向上して信号配線の本数が上昇しかつ
微細化されると同時に、当該チップへの電源電流の供給
量が増加してくると、電源用配線は厚（するか、幅を太
くする必要が生じてくるため、上述のように電源配線間
にセル等を制御するための信号用配線を形成することは
困難となり従って電源用配線と、信号用配線を分離して
それぞれ別の層として形成させる必要が生じてくる。そ
の結果、配線層が増加することになるので、ウェハー・
プロセスでのコストアップや、歩留りの低下、信頬度の
低下といった問題が生じていた。

本発明の目的は上記した従来技術における技術的欠点を
改良し、高集積回路でありながら配線層の数の増加を出
来るだけおさえながら高集積化を達成させ、安価でかつ
信頬性の高い半導体集積回路装置を提供するものである
。

〔課題を解決するための手段〕

本発明は上記目的を達成するため次のような技術的構成
を採用するものである。

即ち、２層以上の配線層からなる半導体集積回路装置ｌ
であって、主たる電源電流がチップの内部セル領域２０
上を覆っている電源用配線からなる第１の配線層を通じ
て該内部セル領域２０に供給されるものであり、且つ、
該内部セル領域２０で必要とする電流の大部分が、該チ
ップの外周部から電源用配線からなる該第１の配線層４
を通じて供給される半導体集積回路装置である。

しかも、本発明においては、該第１の配線層には該チッ
プの縦方向若しくは横方向の何れか一方向のみに複数の
電源用配線６が形成されているように構成するものであ
る。

つまり本発明においては、電源を主に供給する配線層を
１層にし、内部セル領域で必要とされる電流の大部分を
、その主に電源を供給する１層の配線を通じて、チップ
の外周部から供給するように構成したものである。

〔作　用〕 従って本発明においては、チップの内部セル領域２０に
おいて第１の層４の電源用配線６をチップに対し横方向
又は縦方向に配列させているので、内部セルが必要とす
る大部分の電流はこの電源用配線６を通って流れセル等
に供給される。従ってチップの複数の配線層のうち特に
厚く形成されるのは主に上記の電源電流を供給する第１
の配線層のみで良い。

〔実施例〕

以下に本発明に係る半導体集積回路の１具体例を図面に
より説明する。

第１図は本発明の半導体集積回路装置の１具体例を示す
平面図であり、半導体チップｌの内部セル領域２０上の
主たる電源電流用配線６からなる第１の層及び後述する
第２層に形成された補助配線２１の配列状態を示したも
のである。第１図において、第１の層４の電源用配線６
はチップ１に対し横方向に並列的に複数本配列されてい
るが、縦方向に配列されるものであっても良い。該配線
６のうち■と表示されたものはチップの外部端子Ｖ、（
低電位側）に人力される外部電源電流をチップ外周部２
に形成された配線１０を介して電源電流を受は入れるも
のであり、又Ｇの表示のものは前述のとおり高電位電源
ｖ３と接続されている。

即ち本発明では、内部セル領域２０つまりチップの外周
部２と内部セルが存在している空間部との境界３により
囲まれる部分で必要とされる大部分の電流は第１層の電
源用配線６を通して外周部から供給される。

従って本発明では該第１の層の電源電流供給用配線６の
長さ、幅、厚みを自由に変更することによって、内部セ
ル２０で必要とされる電流を十分に確保することが可能
となる。

本発明では上述のような構成を有していることから内部
セル領域で必要となる電流の大部分は外周部２と内部セ
ル領域との境界３上の第１層電源配線を通過するため、
第１層電源配線は、内部セル領域上を通過する間幅が変
化しなければ、その境界３上で最も電流密度が大きくな
る。第１層電源配線の配線層を電源のみに用い、又、そ
の上に他の配線層がなければ、厚みを増したり、許容電
流密度の大きな金を用いるなどして、必要な電流密度を
確保するのは容易である。

又、本発明においては、該第１の配線Ｎ４の電源用配線
の配線方向と直交する方向に補助配線２１が形成された
第２の配線層５が該第１の配線層４の下層部に設けられ
ており、該補助配線２１は該第１の配線層の配ｊ／ｌｃ
６から、芳しくは該チップの外周部から必要な電流が供
給されるように構成されていても良い。

上記の補助配線２１は第１の層における電源配線６に対
して直角の方向に形成されるもので、その長さは必要に
応じて適宜法められる。第１図のように、短い長さの補
助配線が断続的に形成されている必要はなく、内部セル
領域全体に渡ってつながっていてもよい、つまり補助配
線２１は主たる電源用配線６から内部セル領域内に配置
されたセル等必要な要素素子に対し局所的に必要な電流
が供給されるように設計されれば良い。

従って第２の層に設けられる該補助配線２１は第１の層
の電源用配線に対し適宜の部分でスルーホール８を介し
て電気的に接続されるか、チップ外周に設けた外部電源
入力端子Ｖ！から適宜の配線１０を介して電源電流が供
給されるものであっても良い。かかる補助配線２１は目
標とする特定のセル等の素子例えばコンタクトホール等
を通して電源電流が供給されれば十分であることからそ
の幅、は可能な限り細くすることが好ましい。又、主と
して信号配線に用いられる配線層に比べて厚く形成する
必要がない。

かかる補助配線２１を用いることによって、第２層の補
助配線間に信号用配線１２を形成することも出来る。

本発明における半導体集積回路装置の構成例としては例
えば という構成のチップが可能となる 上記したような構成を有する半導体集積回路においては
第１の層における電源用配線における電源電圧ドロップ
の等電位線がが平行な直線状に近い形態を示すので以下
に述べるように、特にスタンダードセルを配置して半導
体集積回路を設計する場合に有利となる。即ち第３図は
、本発明の半導体集積回路における又第４図は従来例に
おける１つの電源ネット（例えばＧＮＤネット）の等電
線の様子、即ち電源電圧ドロップの様子をそれぞれ示し
たものである。従来例では、等電位線２３は四隅で円弧
を描くが、本発明では平行な直線に近い。

例えば、ＥＣＬゲートアレーやＥＣＬスタンダードセル
のようなＥＣＬ系の論理ＬＳＩでは、電圧ドロップに対
する補正をしない場合、ＧＮＤのレベルがドロップする
に従って、ゲートの出力レベルや入力のリファレンス・
レベルが下がってくる。

そこで、それを補正する為に、ゲート内や、リファレン
ス電圧発生回路内の一部の抵抗の値をＧＮＤレベルのド
ロップの程度に応じて変える必要が生じてくる。ゲート
アレーでは、バルクが固定の為、あらかじめ場所によっ
て適当な抵抗値をセットしておくことにより、ＣＡＤ等
コンピュータでの処理を省くこともできる。ところが、
スタンダードセルでは抵抗パターンを含んだセルをある
程度自由に配置できる為、セルの配置される場所によっ
て、ＣＡＤで抵抗値を補正する処理が必要となる。例え
ば、コンタクトホールの位置を変えたり、抵抗の幅を変
えたり、抵抗の本数を変えたりする処理である。この時
、第４図の従来例のような場合には、円弧状に補正処理
をしていくことになり複雑な処理が必要となる。

これに対し本発明においては第３図に示すように、電圧
ドロップの等電線が直線状であるため上記補正処理は直
線状に行うことで十分である。特にスタンダードセルで
は、チップサイズや、主に使われるセルのパワーが開発
品種毎に異なっている為、開発品種毎に電源系のドロッ
プを、ＤＣシミュレーションなどによって求める必要が
ある。この時、従来例では、チップの１／４規模のモデ
ル（第４図のハンチング部分２２）を用いて補正処理す
る必要があるが、本発明では、第３図のハツチング部分
２２に示すように等電位線に垂直で、長さがチップの半
分である比較的小さなモデルを用いるのみで良い。

又、ＥＣＬの論理ＬＳＩでは、ゲートのカレント・スイ
ッチに流れる電流を一定にするため、各ゲートの定電流
回路を構成するトランジスタのベースに、■□電源レベ
ルから一定量高いレベルのバイアス電圧を与える必要が
ある。このためバンドギャップリファレンス回路等を用
いた電源電圧補償型のバイアス回路が使われるが、バイ
アス回路が存在する場所の■、レベルと、そのバイアス
回路によってバイアスされるセルが存在する場所の■。

レベルとが違っていては、その効果は少ない。

このような場合、本発明ならば、電源電圧補償型バイア
ス回路、その出力レベルをセルのバイアス・レベルに変
換する補助回路（サブ・バイアス回路）が設けられ、そ
れによってバイアスされるセルを、ＶＥＥの等電位線に
沿って配置することにより、各セルに流れる電流を一定
にするのが容易に出来る。

特にスタンダードセルでは、上記のようなバイアス系の
配置やネットに関する制約が簡素になり、ＣＡＤでの取
扱いも容易になる。従って、本発明を電源の電圧ドロッ
プに敏感な大規模集積回路に用いると、ＣＡＤでの補正
処理が簡単に行なえることになる。

〔効　果〕

以上説明したようにＪ本発明によれば、高集積・高消費
電力ＬＳＩにおいて、配線層数の増加を抑えることが出
来ることから、低コストで高信頼性の半導体高集積回路
装置が得られる。又、ＥＣＬ系の論理ＬＳＩ、特にスタ
ンダードセルにおいて、電源電圧ドロップの補正や、バ
イアス系の配置をＣＡＤで扱いやす（する効果がある。

【図面の簡単な説明】

第１図は本発明の主要電源配線の構成例を示す図である
。 第２図は従来の主要電源配線の構成例を示す図である。 第３図は本発明半導体回路における電源配線の等電位線
の状態を示す図であり、 第４図は従来の半導体回路における電源配線の等電位線
の状態を示す図である。 １・・・チップ、　　　　　２・・・チップ外周部、３
・・・チップ外周部と内部セル領域との境界部、４・・
・第１の層、　　　５・・・第２の層、６・・・電源用
配線（第１の層）、 ７・・・電源用配線（第２の層）、 ８・・・スルーホール、　１０・・・接続配線、１１、
１２・・・信号配線、　２０・・・内部セル領域、２１
・・・補助電源配線、 ２２・・・ＤＣシミュレーション領域、２３・・・等電
位線。

Claims (1)

1. 【特許請求の範囲】 １、２層以上の配線層からなる半導体集積回路装置であ
   って、主たる電源電流がチップの内部セル領域上を覆っ
   ている電源用配線からなる第１の配線層を通じて該内部
   セル領域に供給されるものであり、且つ、該内部セル領
   域で必要とする電流の大部分が、該チップの外周部から
   電源用配線からなる該第１の配線層を通じて供給される
   ものである事を特徴とする半導体集積回路装置。 ２、該第１の配線層には該チップの縦方向若しくは横方
   向の何れか一方向に複数の電源用配線が形成されている
   ことを特徴とする請求項１記載の半導体集積回路装置。 ３、該第１の配線層の電源用配線の方向と直交する方向
   に電源用補助配線が形成された第２の配線層が該第１の
   配線層の下層部に設けられており、該電源用補助配線は
   該第１の配線層の電源用配線から、若しくは該チップの
   外周部から必要な電流が供給されるものであることを特
   徴とする請求項２記載の半導体集積回路装置。 ４、該第２の配線層の補助電源用配線間の信号用配線が
   配置されていることを特徴とする請求項３記載の半導体
   集積回路装置。