JPH0695567B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH0695567B2 JPH0695567B2 JP15607583A JP15607583A JPH0695567B2 JP H0695567 B2 JPH0695567 B2 JP H0695567B2 JP 15607583 A JP15607583 A JP 15607583A JP 15607583 A JP15607583 A JP 15607583A JP H0695567 B2 JPH0695567 B2 JP H0695567B2
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- 210000004027 cell Anatomy 0.000 description 13
- 230000000694 effects Effects 0.000 description 3
- 210000003850 cellular structure Anatomy 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は集積回路装置に関する。
集積回路装置の設計、特にマスタースライス方式の集積
回路装置の設計に於て配線パターンを自動設計させよう
という場合、通常は予めまとまった回路機能ごとに人手
でパターン設計を行い、ブロックとしてライブラリに登
録しておき、実際に全パターンを設計する際に必要に応
じて最適位置に配置を行い、さらにこれらブロック間を
自動配線することにより所望の機能を有する集積回路装
置の設計することができる。この場合、各ブロックの配
置位置は縦横規則性をもつアレイ状になるように制限さ
れ、ブロック相互の配線の為の領域とも区別されるのが
普通である。
回路装置の設計に於て配線パターンを自動設計させよう
という場合、通常は予めまとまった回路機能ごとに人手
でパターン設計を行い、ブロックとしてライブラリに登
録しておき、実際に全パターンを設計する際に必要に応
じて最適位置に配置を行い、さらにこれらブロック間を
自動配線することにより所望の機能を有する集積回路装
置の設計することができる。この場合、各ブロックの配
置位置は縦横規則性をもつアレイ状になるように制限さ
れ、ブロック相互の配線の為の領域とも区別されるのが
普通である。
ブロック配置及びブロック間配線の例を第１図を参照し
て説明する。
て説明する。
チップ内はブロック間配線領域１とブロック配線領域２
とに分けられる。ブロック配置領域２には単位回路を構
成し得る数の素子をまとめたセルＣが予め等間隔に配置
され、このセル内の素子相互を結ぶ配線パターンである
ブロックB1,B2,B3,B4を重ねることにより単位機能を有
する回路となる。これらブロックの端子（図中T1,T2等
の◇印）の間を結線して所望の機能を有する集積回路と
なる。ブロック間配線の為の領域は２層構造になってお
り、Ｘ線方向に第１配線層、Ｙ軸方向に第２配線層が割
当てられる。このような場合、例えば端子T1,T2間の結
線を行うと、第１層配線L1,第２層配線L2,L3及ぶスルー
ホールH1,H2で端子間配線が構成されることになる。
とに分けられる。ブロック配置領域２には単位回路を構
成し得る数の素子をまとめたセルＣが予め等間隔に配置
され、このセル内の素子相互を結ぶ配線パターンである
ブロックB1,B2,B3,B4を重ねることにより単位機能を有
する回路となる。これらブロックの端子（図中T1,T2等
の◇印）の間を結線して所望の機能を有する集積回路と
なる。ブロック間配線の為の領域は２層構造になってお
り、Ｘ線方向に第１配線層、Ｙ軸方向に第２配線層が割
当てられる。このような場合、例えば端子T1,T2間の結
線を行うと、第１層配線L1,第２層配線L2,L3及ぶスルー
ホールH1,H2で端子間配線が構成されることになる。
以上説明した配線構造では、ブロック内部の配線はブロ
ック間配線の第２層配線経路を妨害しない様に、第１層
配線のみで構成される方が望ましい。しかし、チップの
集積化を必要性から、ブロック面積も必要最小面積でま
とめなければならず、複雑なブロック内回路の場合、一
部の箇所で多層構造にする必要が出てくる。
ック間配線の第２層配線経路を妨害しない様に、第１層
配線のみで構成される方が望ましい。しかし、チップの
集積化を必要性から、ブロック面積も必要最小面積でま
とめなければならず、複雑なブロック内回路の場合、一
部の箇所で多層構造にする必要が出てくる。
第２図はブロック内部で、必要に応じた第２層配線６が
設置された場合のブロック端子間の配線状態をチップ内
の任意の区画５について示したものである。矢印→，↓
は各々X,Y軸方向のブロック間配線の設置が許されるピ
ッチを示す。図中ではブロック間の配線は、ブロック第
２層配線６を回避する為に多くの第１層及び第２層の配
線を費さねばならない。さらに加えて他のブロック間配
線が区画５を通過しようとした場合、真直に通りぬけら
れる経路（以下自由直線経路）が少ない為に無理な回折
経路、例えば端子７〜８間の一点鎖線のような経路をと
ると、さらに多くの無駄な配線を費すことになる。
設置された場合のブロック端子間の配線状態をチップ内
の任意の区画５について示したものである。矢印→，↓
は各々X,Y軸方向のブロック間配線の設置が許されるピ
ッチを示す。図中ではブロック間の配線は、ブロック第
２層配線６を回避する為に多くの第１層及び第２層の配
線を費さねばならない。さらに加えて他のブロック間配
線が区画５を通過しようとした場合、真直に通りぬけら
れる経路（以下自由直線経路）が少ない為に無理な回折
経路、例えば端子７〜８間の一点鎖線のような経路をと
ると、さらに多くの無駄な配線を費すことになる。
この様にブロック内の第２層配線はチップ全体の配線効
率を著しく阻害し、さらに配線長の増大により回路の動
作速度をも劣化させるという欠点がある。
率を著しく阻害し、さらに配線長の増大により回路の動
作速度をも劣化させるという欠点がある。
本発明の目的は、上記欠点を除去し、半導体チップ全体
の配線長を最短にして配線効率を向上させた集積回路装
置を提供することにある。
の配線長を最短にして配線効率を向上させた集積回路装
置を提供することにある。
本発明は、一方向に並べて配置された複数のセル列およ
び当該セル列内の１個以上のセルで構成された複数の回
路ブロックと、前記一方向に沿って設けられ二つの回路
ブロック間をそれらの間の他の回路ブロックを通過して
接続するブロック間配線と、前記一方向に沿って設けら
れ各回路ブロック内に限定して形成されて各回路ブロッ
クを構成するためのブロック配線であって前記ブロック
間配線と同一の配線層に属するブロック内配線とを有す
る集積回路装置において、前記ブロック間配線が通過す
る自由直線経路を設定し、前記ブロック内配線は前記自
由直線経路上に存在しないようにこれを回避して配置さ
れていることを特徴とする。
び当該セル列内の１個以上のセルで構成された複数の回
路ブロックと、前記一方向に沿って設けられ二つの回路
ブロック間をそれらの間の他の回路ブロックを通過して
接続するブロック間配線と、前記一方向に沿って設けら
れ各回路ブロック内に限定して形成されて各回路ブロッ
クを構成するためのブロック配線であって前記ブロック
間配線と同一の配線層に属するブロック内配線とを有す
る集積回路装置において、前記ブロック間配線が通過す
る自由直線経路を設定し、前記ブロック内配線は前記自
由直線経路上に存在しないようにこれを回避して配置さ
れていることを特徴とする。
〔発明の原理〕 本発明においては、ブロック内の第２層つまり通常はブ
ロック間配線に使用される配線層の使用位置を制限し、
すべてのブロックにわたり統一性をもつ座標にのみ設置
するようにして、ブロック間配線が常に配置可能となる
領域を設定するようにしている。
ロック間配線に使用される配線層の使用位置を制限し、
すべてのブロックにわたり統一性をもつ座標にのみ設置
するようにして、ブロック間配線が常に配置可能となる
領域を設定するようにしている。
第３図は本発明の原理を説明するための平面図である。
複数のブロックＢが第３図のように配置され、それらの
ブロックに最低一本の第２層配線９を有する場合に、そ
のすべてがＸ座標10,11,12のいずれかのみに設置を許
し、複数のブロック内第２層配線が同一の直線経路に含
まれるようにして、ブロック間配線の妨害を最小限にと
どめようというものである。
複数のブロックＢが第３図のように配置され、それらの
ブロックに最低一本の第２層配線９を有する場合に、そ
のすべてがＸ座標10,11,12のいずれかのみに設置を許
し、複数のブロック内第２層配線が同一の直線経路に含
まれるようにして、ブロック間配線の妨害を最小限にと
どめようというものである。
具体的にはブロックパターンの設計にあたり、第２層配
線設置が許されない全ブロック共通の座標を一ケ所以上
規定し、ブロック内設計で第２層が必要な場合、その座
標では使用しないようにする。ただしこの場合はセル内
部の素子配置及び配線経路は本発明の実施に適合するよ
うに配慮されているとする。
線設置が許されない全ブロック共通の座標を一ケ所以上
規定し、ブロック内設計で第２層が必要な場合、その座
標では使用しないようにする。ただしこの場合はセル内
部の素子配置及び配線経路は本発明の実施に適合するよ
うに配慮されているとする。
次に、本発明の実施例について図面を用いて説明する。
第４図は本発明の第１の実施例の平面図である。この実
施例は、複数個の素子から成り論理回路を構成するセル
が行（または列）方向に複数個配置され、１個以上の該
セルの素子間を結ぶ複数層の回路ブロック内配線６によ
り構成された回路ブロックＢが複数個列（または行）方
向に配置されたセルアレイと、複数個の回路ブロックＢ
の端子間を結ぶ複数層のブロック間配線４とを有する集
積回路装置において、前記回路ブロック内配線の配置を
限定して一つの配線層に属するブロック間配線４が常に
配置可能となる領域が設けられた配線層を少くとも一層
有するように構成されている。
施例は、複数個の素子から成り論理回路を構成するセル
が行（または列）方向に複数個配置され、１個以上の該
セルの素子間を結ぶ複数層の回路ブロック内配線６によ
り構成された回路ブロックＢが複数個列（または行）方
向に配置されたセルアレイと、複数個の回路ブロックＢ
の端子間を結ぶ複数層のブロック間配線４とを有する集
積回路装置において、前記回路ブロック内配線の配置を
限定して一つの配線層に属するブロック間配線４が常に
配置可能となる領域が設けられた配線層を少くとも一層
有するように構成されている。
複数層のブロック間配線４のうちの少くとも一対の層の
ブロック間配線は第１層、第２層にそれぞれ設けられ、
それぞれＸ軸方向、Ｙ軸方向に沿って延びている。そし
て、各セルのブロック間配線の配置可能な領域が隣合う
セル間で直線上に並ぶように設けられる。
ブロック間配線は第１層、第２層にそれぞれ設けられ、
それぞれＸ軸方向、Ｙ軸方向に沿って延びている。そし
て、各セルのブロック間配線の配置可能な領域が隣合う
セル間で直線上に並ぶように設けられる。
第４図において、矢印→，↓は各々X,Y軸方向のブロッ
ク間配線が許容されるピッチを示す。そして、各回路ブ
ロック内においては、ブロック間配線４が許容される通
路のうちの少くとも１本についてはブロック内配線６の
通過を許容しない制限領域を設けるのである。このよう
な配線の配置にすることによりアレイの区画51内での配
線が各々無駄のない最短経路をとることできる。これに
より、第２図と比較してＸ軸方向で＋２本,Y軸方向で＋
１本の自由直線経路を残すことができる。
ク間配線が許容されるピッチを示す。そして、各回路ブ
ロック内においては、ブロック間配線４が許容される通
路のうちの少くとも１本についてはブロック内配線６の
通過を許容しない制限領域を設けるのである。このよう
な配線の配置にすることによりアレイの区画51内での配
線が各々無駄のない最短経路をとることできる。これに
より、第２図と比較してＸ軸方向で＋２本,Y軸方向で＋
１本の自由直線経路を残すことができる。
上記第１の実施例はブロックを設計する段階で配線形状
を操作し、ブロックが配置されたときそのブロック内第
２層配線の設置座標が統一されるようにする方法がであ
るが、逆にブロック内での第２層配線の位置は制限せ
ず、ブロック配置座標をブロック内第２層配線に応じて
決定する方法でも第１の実施例と同様の効果を得ること
ができる。
を操作し、ブロックが配置されたときそのブロック内第
２層配線の設置座標が統一されるようにする方法がであ
るが、逆にブロック内での第２層配線の位置は制限せ
ず、ブロック配置座標をブロック内第２層配線に応じて
決定する方法でも第１の実施例と同様の効果を得ること
ができる。
そのためには、第５図に示されるように一つのセルＣ内
のセル構成要素Ｅの数を減らしながら、回路ブロックＢ
を構成する。こうして、ブロックＢを配置できない座標
の数を少なくして、より普遍性をもたせるようにする。
のセル構成要素Ｅの数を減らしながら、回路ブロックＢ
を構成する。こうして、ブロックＢを配置できない座標
の数を少なくして、より普遍性をもたせるようにする。
第６図は本発明の第２の実施例の平面図である。
第５図に示したようなセル配置構造にして、任意のＸ座
標13,14,15をブロック内第２層配線設置位置とし、ブロ
ック間配線が常に設置可能となる領域をより多くなるよ
うにすれば第１の実施例と同様、配線性を上げることが
できる。
標13,14,15をブロック内第２層配線設置位置とし、ブロ
ック間配線が常に設置可能となる領域をより多くなるよ
うにすれば第１の実施例と同様、配線性を上げることが
できる。
以上説明したように、本発明によれば、集積回路装置の
設計に際してブロック間の配線効率を大幅に向上せし
め、ひいてはブロック間配線に必要な領域を削減するこ
とにより、特に集積度の高いLSIに於ては回路動作速度
の改善、チップ面積の縮少等、多大の効果を得ることが
できる。
設計に際してブロック間の配線効率を大幅に向上せし
め、ひいてはブロック間配線に必要な領域を削減するこ
とにより、特に集積度の高いLSIに於ては回路動作速度
の改善、チップ面積の縮少等、多大の効果を得ることが
できる。
第１図は従来のゲートアレイ方式の集積回路装置のブロ
ック配置及びブロック間配線を説明するための平面図、
第２図はブロック内第２層配線が存在する場合のブロッ
ク間配線を説明するための平面図、第３図は本発明の原
理を説明するための平面図、第４図は本発明の第１の実
施例の平面図、第５図は本発明の第２の実施例に使用す
る集積回路の最小単位のセル構造を説明するための平面
図、第６図は本発明の第２の実施例の平面図である。 １……ブロック間配線領域、２……ブロック配置領域、
４……ブロック間配線、５……チップ内の区画、６……
第２配線層、7,8……端子、９……第２層配線、10〜15
……Ｘ座標の位置、51……区画、B,B1〜B4……回路ブロ
ック、Ｃ……セル、Ｅ……セル構成要素、H1,H2……ス
ルーホール、L1……第１層配線、L2,L3……第２層配
線、T1,T2……端子。
ック配置及びブロック間配線を説明するための平面図、
第２図はブロック内第２層配線が存在する場合のブロッ
ク間配線を説明するための平面図、第３図は本発明の原
理を説明するための平面図、第４図は本発明の第１の実
施例の平面図、第５図は本発明の第２の実施例に使用す
る集積回路の最小単位のセル構造を説明するための平面
図、第６図は本発明の第２の実施例の平面図である。 １……ブロック間配線領域、２……ブロック配置領域、
４……ブロック間配線、５……チップ内の区画、６……
第２配線層、7,8……端子、９……第２層配線、10〜15
……Ｘ座標の位置、51……区画、B,B1〜B4……回路ブロ
ック、Ｃ……セル、Ｅ……セル構成要素、H1,H2……ス
ルーホール、L1……第１層配線、L2,L3……第２層配
線、T1,T2……端子。
Claims (1)
- 【請求項１】一方向に並べて配置された複数のセル列お
よび当該セル列内の１個以上のセルで構成された複数の
回路ブロックと、前記一方向に沿って設けられ二つの回
路ブロック間をそれらの間の他の回路ブロックを通過し
て接続するブロック間配線と、前記一方向に沿って設け
られ各回路ブロック内に限定して形成されて各回路ブロ
ックを構成するためのブロック内配線であって前記ブロ
ック間配線と同一の配線層に属するブロック内配線とを
有する集積回路装置において、前記ブロック間配線が通
過する自由直線経路を設定し、前記ブロック内配線は前
記自由直線経路上に存在しないようにこれを回避して配
置されていることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15607583A JPH0695567B2 (ja) | 1983-08-26 | 1983-08-26 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15607583A JPH0695567B2 (ja) | 1983-08-26 | 1983-08-26 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047443A JPS6047443A (ja) | 1985-03-14 |
| JPH0695567B2 true JPH0695567B2 (ja) | 1994-11-24 |
Family
ID=15619755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15607583A Expired - Lifetime JPH0695567B2 (ja) | 1983-08-26 | 1983-08-26 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695567B2 (ja) |
-
1983
- 1983-08-26 JP JP15607583A patent/JPH0695567B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6047443A (ja) | 1985-03-14 |
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