JP2009246341A - 半導体集積回路装置 - Google Patents

Abstract

【課題】ダミービアが配置された半導体集積回路装置において、ダミービアに接続されたダミー配線の存在に起因する、設計容易性の低下や製造コストの増大といった問題を抑える。
【解決手段】半導体集積回路装置は、基板１と、基板１上に形成された３層以上の配線層２ａ〜２ｃとを有する。配線層２ａ，２ｂの間にダミービア１１が形成されており、配線層２ｂにダミービア１１と接続されたダミー配線１２が形成されている。ダミー配線１２は、スタックビア構造２０の配線層２ｂに形成された中間配線２４よりも、突き出し量が小さい。
【選択図】図１

Description

本発明は、多層配線層を有する半導体集積回路装置の配線構造に関するものである。

半導体製造プロセスにおいて、微細化の進展により、多層配線構造においてビアホール形成時の均一性を高めるために、ダミービアを配置する技術が用いられている。すなわち、レイアウト設計時のデザインルールとして、平坦化を保証するためのビア密度物理制約が規定されており、このビア密度物理制約を満たすように、ダミービアが配置される。ダミービアの配置によって、通常のビアが孤立することが回避され、装置表面の平坦化が実現される。

特許文献１には、ダミービアを効率的に配置する技術の例が開示されている。
特開２００７−３０５７１３号公報

ダミービアを配置する場合、製造プロセス上あるいはレイアウト設計上の理由により、このダミービアに接続されたダミー配線を併せて形成する必要がある。例えば、デュアルダマシン法のように、ビアとそのビアに接続された配線を同時に形成する製造プロセスがある。また、現在のＥＤＡツールの多くは、ビアとそのビアに接続された配線を１つの部品とみなして、自動配置を行っている。

ところが、このダミー配線が占める面積が、本来必要である信号配線等の配線レイアウトに対して影響を与える可能性がある。例えば、信号配線が混雑した箇所には、ダミー配線をそのまま配置することが困難であるため、混雑箇所を通過する一部の配線を迂回させたり、配線混雑を緩和するために配線領域の面積を拡大させたりする、といった対策をとる必要がある。しかしながら、配線の迂回は、配線長の増加に起因した遅延の増加を招き、設計容易性を低下させる。また、配線領域面積の拡大は、チップ面積拡大による製造コストの増加を招くことになる。

前記の問題に鑑み、本発明は、ダミービアが配置された半導体集積回路装置において、ダミービアに接続されたダミー配線の存在に起因する、設計容易性の低下や製造コストの増大といった問題を抑えることを目的とする。

本発明は、ダミービアに接続されたダミー配線を、できるだけ小さく形成するものである。

すなわち、本発明は、基板と、前記基板上に形成された３層以上の配線層とを有する半導体集積回路装置として、前記３層以上の配線層の中の隣り合う２つの配線層である、第１および第２の配線層の間に形成されたダミービアと、前記第２の配線層に形成されており、前記ダミービアと接続されたダミー配線と、前記３層以上の配線層に形成されており、前記第２の配線層に形成された中間配線を有する、少なくとも１つのスタックビア構造とを備え、前記ダミー配線は、いずれの前記スタックビア構造の前記中間配線よりも、突き出し量が小さいものである。

本発明によると、ダミービアに接続されたダミー配線は、いずれのスタックビア構造の、ダミー配線と同一配線層に形成された中間配線よりも、突き出し量が小さくなるように形成されている。これにより例えば、配線混雑箇所にダミー配線を配置しやすくなるため、配線の迂回や配線領域面積の拡大といった対策をとる必要が少なくなる。したがって、従来よりも、設計容易性の低下や製造コストの増大といった問題を抑えることができる。

また、本発明は、基板と、前記基板上に形成された３層以上の配線層とを有する半導体集積回路装置として、前記３層以上の配線層の中の隣り合う２つの配線層である、第１および第２の配線層の間に形成されたダミービアと、前記第２の配線層に形成されており、前記ダミービアと接続されたダミー配線と、前記３層以上の配線層に形成されており、前記第２の配線層に形成された中間配線を有する、少なくとも１つのスタックビア構造とを備え、前記ダミー配線は、いずれの前記スタックビア構造の前記中間配線よりも、面積が小さいものである。

本発明によると、ダミービアに接続されたダミー配線は、いずれのスタックビア構造の、ダミー配線と同一配線層に形成された中間配線よりも、面積が小さくなるように形成されている。これにより例えば、配線混雑箇所にダミー配線を配置しやすくなるため、配線の迂回や配線領域面積の拡大といった対策をとる必要が少なくなる。したがって、従来よりも、設計容易性の低下や製造コストの増大といった問題を抑えることができる。

以上のように本発明によると、従来よりも、ダミー配線の存在に起因する設計容易性の低下や製造コストの増大といった問題を抑えることができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路装置の構成を示す図である。同図中、（ａ）は縦断面図、（ｂ）は（ａ）の線Ａ−Ａ’における平面図である。図１に示すように、本実施形態に係る半導体集積回路装置は、基板１と、基板１上に形成された３層以上の配線層とを有する。図１では、配線層２ａ，２ｂ，２ｃを図示している。

そして、第１の配線層としての配線層２ａと第２の配線層としての配線層２ｂとの間に、ダミービア１１が形成されている。ダミービア１１は、配線層２ａに形成された配線１３と、配線層２ｂに形成されたダミー配線１２とに接続されている。また、配線層２ａ〜２ｃにわたって、スタックビア構造２０が形成されている。スタックビア構造２０は、配線層２ａ，２ｂ間に形成されたビア２１と、配線層２ｂ，２ｃ間に形成されたビア２２と、配線層２ａに形成され、ビア２１と接続された配線２３と、配線層２ｂに形成され、ビア２１，２２と接続された中間配線２４と、配線層２ｃに形成され、ビア２２と接続された配線２５とを有している。

なお、本願明細書において、「ダミービア」とは、信号伝達および電源供給に寄与しないビアのことをいう。また、「ダミー配線」とは、ダミービアのみに接続された配線のことをいう。また、「スタックビア構造」とは、複数のビアが、基板面垂直方向において、実質的に重なって配置されているビア構造のことをいう。そして、スタックビア構造が有する「中間配線」とは、スタックビア構造において、基板面垂直方向において実質的に重なって配置されているビアが上下１つずつ、合計２つのビアのみが接続された配線のことをいう。

半導体製造プロセスにおいて、従来から、配線の最小寸法が規定されている。そして、スタックビア構造における中間配線は、通常、製造プロセス上規定された最小寸法の配線となるように形成される。そして、本実施形態では、ダミービアに接続されたダミー配線を、製造プロセス上規定された最小寸法よりもさらに小さくなるように、形成している。すなわち、本実施形態に係る半導体集積回路装置の特徴は、ダミービアに接続されたダミー配線が、スタックビア構造における、ダミー配線と同一配線層に形成された中間配線よりも小さく形成されていることである。これにより例えば、配線混雑箇所にダミー配線を配置しやすくなるため、配線の迂回や配線領域面積の拡大といった対策をとる必要が少なくなる。したがって、従来よりも、設計容易性の低下や製造コストの増大といった問題を抑えることができる。

スタックビア構造における中間配線は、その上下のビアにおける信号伝達の信頼性の観点から、その配線寸法に信頼性上のマージンをとる必要がある。これに対して、ダミービアに接続されたダミー配線は、ダミービア自体が信号伝達に関わらないため、その配線寸法に信頼性上のマージンをとる必要がない。よって、ダミー配線を、スタックビア構造における中間配線よりも小さく形成しても、半導体集積回路装置の信頼性の面で特に問題は生じない。

本実施形態では例えば、ダミービア１１に接続されたダミー配線１２は、スタックビア構造２０における中間配線２４よりも、突き出し量が小さい。ここでの「突き出し量」とは、配線が形成される方向（縦方向または横方向）における、ビア端から配線端までの長さの平均であって、縦方向または横方向のうち長い方の量のことをいう。配線が平面的に見て矩形状の場合には、突き出し量は、その矩形の長手方向におけるビア端から配線端までの長さの平均に相当する。

図１（ｂ）において、中間配線２４の突き出し量は、ビア２１の端から中間配線２４の端までの長さＥＸ１ａ，ＥＸ１ｂの平均となる。また、ダミー配線１２の突き出し量は、ダミービア１１の端からダミー配線１２の端までの長さＥＸ２ａ，ＥＸ２ｂの平均となる。そして、ダミー配線１２の突き出し量すなわち（ＥＸ２ａ＋ＥＸ２ｂ）／２は、中間配線２４の突き出し量すなわち（ＥＸ１ａ＋ＥＸ１ｂ）／２よりも小さい。

あるいは、ダミー配線の突き出し量と中間配線の突き出し量とを面積で比較してもよい。例えば図２に示すように、中間配線２４Ａが十字型に形成されているような場合には、突き出し量を長さで比較すると、ダミー配線１２よりも中間配線２４Ａの方が小さくなっている可能性がある。このような場合でも、ダミー配線１２の面積Ｓ２が中間配線２４Ａの面積Ｓ１よりも小さければ、上述したような作用効果が得られる。すなわち、本実施形態では例えば、ダミービア１１に接続されたダミー配線１２は、スタックビア構造２０における中間配線２４Ａよりも、面積が小さい。

（第２の実施形態）
図３は本発明の第２の実施形態に係る半導体集積回路装置の構成を示す縦断面図である。図３に示すように、本実施形態に係る半導体集積回路装置は、基板１と、基板１上に形成された３層以上の配線層とを有する。図３では、配線層３ａ，３ｂ，３ｃ，３ｄを図示している。

そして、第１の配線層としての配線層３ｃと第２の配線層としての配線層３ｂとの間に、ダミービア３１が形成されている。ダミービア３１は、配線層３ｃに形成された配線３３と、配線層３ｂに形成されたダミー配線３２とに接続されている。また、配線層３ａ〜３ｄにわたって、スタックビア構造４０が形成されている。スタックビア構造４０は、配線層３ａ，３ｂ間に形成されたビア４１と、配線層３ｂ，３ｃ間に形成されたビア４２と、配線層３ｃ，３ｄ間に形成されたビア４３と、配線層３ａに形成され、ビア４１と接続された配線４４と、配線層３ｂに形成され、ビア４１，４２と接続された中間配線４５と、配線層３ｃに形成され、ビア４２，４３と接続された中間配線４６と、配線層３ｄに形成され、ビア４３と接続された配線４７とを有している。

そして、本実施形態では例えば、ダミービア３１に接続されたダミー配線３２は、スタックビア構造４０における、ダミー配線３２と同一配線層３ｂに形成された中間配線４５よりも、突き出し量が小さい。あるいは、ダミー配線３２は、中間配線４５よりも、面積が小さい。

上述の第１の実施形態では、ダミー配線１２は、ダミービア１１の上側の配線層２ｂに形成されているものとしたが、本実施形態では、ダミー配線３２は、ダミービア３１の下側の配線層３ｂに形成されている。この場合であっても、第１の実施形態と同様の作用効果が得られることは言うまでもない。

（第３の実施形態）
図４は本発明の第３の実施形態に係る半導体集積回路装置の構成を示す縦断面図である。図４の構成は、上述の第１の実施形態における図１（ａ）とほぼ同様であり、図１（ａ）と共通の構成要素には図１（ａ）と同一の符号を付している。

図４の構成が図１（ａ）と異なるのは、ダミービア１１が、配線層２ａに形成された、スタックビア構造２０Ａが有する配線２３Ａと、接続されている点である。このような構成でも、ダミービア１１に接続されたダミー配線１２が、スタックビア構造２０Ａにおける中間配線２４よりも、突き出し量または面積が小さいことによって、第１の実施形態と同様の作用効果を得ることができる。

（第４の実施形態）
図５は本発明の第４の実施形態に係る半導体集積回路装置の構成を示す図である。同図中、（ａ）は縦断面図、（ｂ）は（ａ）の線Ａ−Ａ’における平面図である。図５の構成は、上述の第１の実施形態における図１とほぼ同様であり、図１と共通の構成要素には図１と同一の符号を付している。

図５の構成が図１と異なるのは、ダミービア１１Ａは、スタックビア構造２０が有するビア２１，２２よりも、断面積が小さい点である。このような構成でも、ダミービア１１Ａに接続されたダミー配線１２が、スタックビア構造２０における中間配線２４よりも、突き出し量または面積が小さいことによって、第１の実施形態と同様の作用効果を得ることができる。

（第５の実施形態）
図６は本発明の第５の実施形態に係る半導体集積回路装置の構成を示す図である。同図中、（ａ）は縦断面図、（ｂ）は（ａ）の線Ａ−Ａ’における平面図、（ｃ）は（ａ）の線Ｂ−Ｂ’における平面図である。図６の構成は、上述の第１の実施形態における図１とほぼ同様であり、図１と共通の構成要素には図１と同一の符号を付している。

図６の構成は、図１の構成と同様の特徴を有している。すなわち、ダミービア１１に接続されたダミー配線１２が、スタックビア構造２０における、ダミー配線１２と同一配線層２ｂに形成された中間配線２４よりも小さく形成されている。なお、図６では、配線層２ａ〜２ｃの３層配線構造として示しているが、配線層２ａのさらに下層に配線層が追加されていたり、配線層２ｃのさらに上層に配線層が追加されている構成もあり得る。

さらに、本実施形態では、ダミー配線１２の突き出し量は、スタックビア構造２０の最下層の配線２３の配線端側突き出し量と、実質的に等しくなっている。ここでの「配線端側突き出し量」とは、配線が形成される方向（縦方向または横方向）における、ビア端から配線端までの長さのうち、信号が伝達される経路に沿った長さを除いた残りのうち最も長いもののことをいう。通常は、配線が形成される方向におけるビア端から配線端までの長さのうち２番目に長いものが、配線端側突き出し量に相当する。

すなわち、図６（ｂ）において、ダミー配線１２の突き出し量は、（ＥＸ２ａ＋ＥＸ２ｂ）／２である。そして、図６（ｃ）において、スタックビア構造２０の最下層の配線２３の配線端側突き出し量は、ビア端から配線端までの長さのうち信号伝達経路に沿った長さＥＸ３ａを除いた残りのうち最も長い、長さＥＸ３ｂである。そして、本実施形態では、ダミー配線１２の突き出し量（ＥＸ２ａ＋ＥＸ２ｂ）／２は、配線２３の配線端側突き出し量ＥＸ３ｂと、実質的に等しくなっている。

ここで、スタックビア構造２０の配線２３の配線端側突き出し量ＥＸ３ｂが、ダミービア配線１２の突き出し量（ＥＸ２ａ＋ＥＸ２ｂ）／２と実質的に等しくなるぐらい小さくできるのは、配線２３の反対側に十分な長さＥＸ３ａを有する部分があるからである。したがって、配線２３の配線端側突き出し量ＥＸ３ｂは、その寸法に信頼性上のマージンを含める必要はなく、よって、プロセス製造加工上の最小寸法に形成するのが好ましい。また上述したとおり、ダミービア１１に接続されたダミー配線１２は、その配線寸法に信頼性上のマージンをとる必要がない。したがって、ダミー配線１２もプロセス製造加工上の最小寸法に形成するのが好ましく、この場合、ダミー配線１２の突き出し量は、配線２３の配線端側突き出し量と、実質的に等しくなる。

なお、配線によっては、図７に示すように、Ｔ字形状に形成される場合がある。すなわち、ビア２１Ｂに接続されている配線端２６が、配線２３Ｂが延びる方向と直交するように延びている。この場合、配線２３Ｂの配線端側突き出し量は、ビア端から配線端までの長さのうち信号伝達経路に沿った長さＥＸ３ｃを除いた残りのうち最も長い、長さＥＸ３ｄ（＝ＥＸ３ｅ）となる。

また、本実施形態では、ダミー配線の突き出し量が、スタックビア構造の最下層の配線の配線端側突き出し量と、実質的に等しいものとしたが、最上層の配線（図６の構成では配線２５）の配線端側突き出し量と、実質的に等しくてもよい。

（第６の実施形態）
上述の各実施形態では、各配線層の配線方向は同一であるものとして図示したが、実際の半導体集積回路装置では、各配線層において、配線方向が縦・横交互になる場合が多い。このような構成であっても、上述の各実施形態と同様に配線およびビアを形成することによって、同様の作用効果を得ることができる。

図８は本発明の第６の実施形態に係る半導体集積回路装置の構成を示す図である。同図中、（ａ）は平面図、（ｂ）は（ａ）の線Ｃ−Ｃ’における断面図である。図８の構成では、各配線層４ａ，４ｂ，４ｃにおいて、配線方向が縦・横交互になっている。

図８に示すように、第１の配線層としての配線層４ａと第２の配線層としての配線層４ｂとの間に、ダミービア５１が形成されている。ダミービア５１は、配線層４ａに形成された配線５３と、配線層４ｂに形成されたダミー配線５２とに接続されている。また、配線層４ａ〜４ｃにわたって、スタックビア構造６０が形成されている。スタックビア構造６０は、配線層４ａ，４ｂ間に形成されたビア６１と、配線層４ｂ，４ｃ間に形成されたビア６２と、配線層４ａに形成され、ビア６１と接続された配線６３と、配線層４ｂに形成され、ビア６１，６２と接続された中間配線６４と、配線層４ｃに形成され、ビア６２と接続された配線６５とを有している。

そして、ダミービア５１に接続されたダミー配線５２が、スタックビア構造６０における、ダミー配線５２と同一配線層４ｂに形成された中間配線６４よりも小さく形成されている。すなわち、ダミー配線５２は、中間配線６４よりも、突き出し量が小さい。あるいは、ダミー配線５２は、中間配線６４よりも、面積が小さい。

（第７の実施形態）
上述の各実施形態では、ダミー配線には１個のダミービアに接続されているものとしたが、ダミー配線に２個以上のダミービアが接続されていてもかまわない。このような構成であっても、上述の各実施形態と同様に配線およびビアを形成することによって、同様の作用効果を得ることができる。

図９は本発明の第７の実施形態に係る半導体集積回路装置の構成を示す図である。同図中、（ａ）は平面図、（ｂ）は（ａ）の線Ｄ−Ｄ’における断面図である。図９の構成では、各配線層５ａ，５ｂ，５ｃにおいて、配線方向が縦・横交互になっている。もちろん、各配線層の配線方向は同一であってもよい。

図９に示すように、第１の配線層としての配線層５ａと第２の配線層としての配線層５ｂとの間に、２個のダミービア７１が形成されている。ダミービア７１は、配線層５ａに形成された配線７３と、配線層５ｂに形成されたダミー配線７２とに接続されている。また、配線層５ａ〜５ｃにわたって、スタックビア構造８０が形成されている。スタックビア構造８０は、配線層５ａ，５ｂ間に形成されたビア８１と、配線層５ｂ，５ｃ間に形成されたビア８２と、配線層５ａに形成され、ビア８１と接続された配線８３と、配線層５ｂに形成され、ビア８１，８２と接続された中間配線８４と、配線層５ｃに形成され、ビア８２と接続された配線８５とを有している。

そして、ダミービア７１に接続されたダミー配線７２が、スタックビア構造８０における、ダミー配線７２と同一配線層５ｂに形成された中間配線８４よりも小さく形成されている。すなわち、ダミー配線７２は、中間配線８４よりも、突き出し量が小さい。なお、２個以上のダミービアが接続されているダミー配線の「突き出し量」は、いずれか１個のダミービアを仮定して、上述した定義に従って求めるものとする。あるいは、ダミー配線７２は、中間配線８４よりも、面積が小さい。

なお、図９の構成では、各配線層５ａ，５ｂ，５ｃにおいて、配線方向が縦・横交互になっているが、もちろん、各配線層の配線方向は同一であってもよい。

なお、上述の各実施形態において、１つのスタックビア構造しか図示していないが、ダミー配線と同一配線層に中間配線が形成されたスタックビア構造が、２つ以上形成されている構成もあり得る。このような構成においては、本発明は、ダミー配線が、いずれのスタックビア構造の、ダミー配線と同一配線層に形成された中間配線よりも、突き出し量または面積が、小さくなっているものとする。

また、配線の寸法が設計データ上同じであっても、実際の製造過程においては、製造ばらつきによって、配線の寸法に差が生じる場合がある。よって、ダミー配線と中間配線との突き出し量または面積の差は、製造ばらつきに起因して、必ずしも一定であるとは限らない。

本発明では、ダミービアが配置された半導体集積回路装置において、ダミービアに接続されたダミー配線の存在に起因する、設計容易性の低下や製造コストの増大といった問題を従来よりも抑えることができるので、例えば、ＬＳＩの性能向上やコスト削減に有効である。

本発明の第１の実施形態に係る半導体集積回路装置の構成を示す図であり、（ａ）は縦断面図、（ｂ）は平面図である。 本発明の第１の実施形態における、中間配線およびダミー配線の形状の他の例を示す平面図である。 本発明の第２の実施形態に係る半導体集積回路装置の構成を示す縦断面図である。 本発明の第３の実施形態に係る半導体集積回路装置の構成を示す縦断面図である。 本発明の第４の実施形態に係る半導体集積回路装置の構成を示す図であり、（ａ）は縦断面図、（ｂ）は平面図である。 本発明の第５の実施形態に係る半導体集積回路装置の構成を示す図であり、（ａ）は縦断面図、（ｂ），（ｃ）は平面図である。 本発明の第５の実施形態における、配線形状の他の例を示す平面図である。 本発明の第６の実施形態に係る半導体集積回路装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 本発明の第７の実施形態に係る半導体集積回路装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。

１ 基板
２ａ 配線層（第１の配線層）
２ｂ 配線層（第２の配線層）
３ｂ 配線層（第２の配線層）
３ｃ 配線層（第１の配線層）
４ａ 配線層（第１の配線層）
４ｂ 配線層（第２の配線層）
５ａ 配線層（第１の配線層）
５ｂ 配線層（第２の配線層）
１１，１１Ａ ダミービア
１２ ダミー配線
２０，２０Ａ スタックビア構造
２３ 配線
２３Ａ 配線
２４ 中間配線
３１ ダミービア
３２ ダミー配線
４０ スタックビア構造
４５ 中間配線
５１ ダミービア
５２ ダミー配線
６０ スタックビア構造
６４ 中間配線
７１ ダミービア
７２ ダミー配線
８０ スタックビア構造
８４ 中間配線

Claims (8)

1. 基板と、前記基板上に形成された３層以上の配線層とを有する半導体集積回路装置であって、
   前記３層以上の配線層の中の隣り合う２つの配線層である、第１および第２の配線層の間に形成されたダミービアと、
   前記第２の配線層に形成されており、前記ダミービアと接続されたダミー配線と、
   前記３層以上の配線層に形成されており、前記第２の配線層に形成された中間配線を有する、少なくとも１つのスタックビア構造とを備え、
   前記ダミー配線は、いずれの前記スタックビア構造の前記中間配線よりも、突き出し量が小さい
   ことを特徴とする半導体集積回路装置。
2. 基板と、前記基板上に形成された３層以上の配線層とを有する半導体集積回路装置であって、
   前記３層以上の配線層の中の隣り合う２つの配線層である、第１および第２の配線層の間に形成されたダミービアと、
   前記第２の配線層に形成されており、前記ダミービアと接続されたダミー配線と、
   前記３層以上の配線層に形成されており、前記第２の配線層に形成された中間配線を有する、少なくとも１つのスタックビア構造とを備え、
   前記ダミー配線は、いずれの前記スタックビア構造の前記中間配線よりも、面積が小さい
   ことを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   前記ダミー配線の突き出し量は、いずれか１つの前記スタックビア構造の最上層または最下層の配線の配線端側突き出し量と、実質的に等しくなっている
   ことを特徴とする半導体集積回路装置。
4. 請求項１または２記載の半導体集積回路装置において、
   前記ダミー配線が形成されている前記第２の配線層は、前記ダミービアの上側の配線層である
   ことを特徴とする半導体集積回路装置。
5. 請求項１または２記載の半導体集積回路装置において、
   前記ダミー配線が形成されている前記第２の配線層は、前記ダミービアの下側の配線層である
   ことを特徴とする半導体集積回路装置。
6. 請求項１または２記載の半導体集積回路装置において、
   前記ダミービアは、前記第１の配線層に形成された、いずれか１つの前記スタックビア構造が有する配線と、接続されている
   ことを特徴とする半導体集積回路装置。
7. 請求項１または２記載の半導体集積回路装置において、
   前記ダミービアは、いずれの前記スタックビア構造が有するビアよりも、断面積が小さい
   ことを特徴とする半導体集積回路装置。
8. 請求項１または２記載の半導体集積回路装置において、
   前記ダミー配線に接続されている前記ダミービアは、２個以上である
   ことを特徴とする半導体集積回路装置。

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