JPH05144809A - 半導体装置 - Google Patents

半導体装置

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JPH05144809A
JPH05144809A JP32712191A JP32712191A JPH05144809A JP H05144809 A JPH05144809 A JP H05144809A JP 32712191 A JP32712191 A JP 32712191A JP 32712191 A JP32712191 A JP 32712191A JP H05144809 A JPH05144809 A JP H05144809A
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Abstract

(57)【要約】 【目的】ダミー配線を使用した多層配線構造において、
配線容量を減少させる。 【構成】第1層間絶縁膜16と、第2層間絶縁膜18と
の間に設けられ一定間隔を隔てて平行に且交互に配置さ
れた金属配線17とダミー配線21とを有している。そ
して、ダミー配線21の幅寸法金属配線17の幅寸法よ
りも小さく形成されている。 【効果】ダミー配線を使用しているので、層間絶縁膜の
平坦化,上層金属配線のカバレージを十分確保しつつ、
配線容量を減少させることができる。結果的に、半導体
装置の動作スピードを向上させることができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置に係り、特に
層間絶縁膜の平坦化を図るべく電気的に固定されていな
いダミー配線を採用した半導体装置に関する。
【0002】
【従来の技術】半導体装置の高密度・高集積化に伴い、
多層配線構造が広く採用されている。この多層配線構造
の半導体装置の従来例が図5に示されている。この図に
おいて、半導体基板11上には酸化膜12が形成され、
この酸化膜12上にはゲート電極13、絶縁膜の一種で
あるBPSG(Boro-Phospho-Silicate Glass)膜1
4、第1金属配線15、第1層間絶縁膜16、第2金属
配線17、第2層間絶縁膜18、第3金属配線19が順
次形成されている。ここに、金属配線の材料としては、
一般的には、アルミニウム合金が使用され、層間絶縁膜
は、プラズマ酸化膜,塗布系酸化膜を組み合わせて形成
されることが多い。
【0003】図5では、ゲート電極13、第1金属配線
15、第2金属配線17が平行にかつ直上に形成されて
おり、その上に第3金属配線19がこれらに直交する方
向に配置されている。このような場合、第2層間絶縁膜
18の表面の平坦性は非常に悪く、しかも金属配線は一
般的にスパッタ法により形成されるため段差部での金属
配線のステップ・カバレージ(以下、「カバレージ」と
いう。)が著しく悪化する。特に、金属配線の膜厚が
0.5〜1.0μm程度の場合、金属配線間隔が4〜6
μmのときにカバレ−ジが最悪の状態となる。かかる場
合、図5からも明らかなように、第3金属配線19は断
差底部で膜厚が薄くなり断線の可能性が高くなり、仮に
断線しなくてもエレクトロマイグレーションやストレス
マイグレーションに対して弱くなるため、半導体装置の
信頼性を十分確保することができないという問題点があ
った。このため、近年になって、図6に示すようなダミ
ー配線を使用した構造が考案されている。
【0004】この図6のものは、製造方法は図5の従来
例とほぼ同様であるが、隣接する第1金属配線15相互
間,第2金属配線17相互間に、間隔が一定となるよう
に電気的に固定されていないダミー配線20,21がこ
れらの金属配線と平行に配置されている。ここで、金属
配線と同一層のダミー配線とは同一の幅寸法を有してお
り、また、金属配線−金属配線間、ダミー配線−ダミー
配線間、金属配線−ダミー配線間の間隔は3μm以下に
設定されている。ダミー配線20,21を採用すること
で図6と図5を比較しても明らかなように、第2層間絶
縁膜18の平坦性が著しく向上している。このため、こ
の図6の場合は、第3金属配線19のカバレージが向上
し、断線発生の可能性が低下しエレクトロマイグレーシ
ョンやストレスマイグレーションに対する信頼性を十分
確保することができる。
【0005】
【発明が解決しようとする課題】上述したように、ダミ
ー配線を採用した半導体装置は層間絶縁膜の平坦性が向
上し、その結果として、上層の金属配線のカバレージが
良好となり、その信頼性の向上をもたらすが、ダミー配
線がない場合に比較してダミー配線の分だけ配線容量が
増大する。配線容量の増大は、半導体装置の遅延時間の
増大をもたらし、性能の低下につながる。しかし、金属
配線が4層または5層以上になった場合、層間絶縁膜の
平坦性を確保するにはダミー配線の使用が必要不可欠に
なるので、ゲートアレイのような配線長の長い製品では
動作スピードの低下は避けることができないという不都
合があった。
【0006】
【発明の目的】本発明の目的は、かかる従来技術の有す
る不都合を改善し、とくに、層間絶縁膜の平坦化を図る
ことにより金属配線のカバレージを十分確保しつつ配線
容量を減少せしめることができる半導体装置を提供する
ことにある。
【0007】
【課題を解決するための手段】本発明の半導体装置は、
第1層間絶縁膜と、第2層間絶縁膜と、これらの絶縁膜
相互間に設けられ一定間隔を隔てて平行に且交互に配置
された金属配線とダミー配線とを有している。そして、
ダミー配線の幅寸法が金属配線の幅寸法よりも小さく形
成されている。このような構成によって、前述した目的
を達成しようとするものである。
【0008】
【第1実施例】以下、本発明の第1実施例を図1ないし
図3に基づいて説明する。ここで、前述した図6の従来
例と同一もしくは同等の構成部分については同一の符号
を付すとともに、その説明を省略するものとする。
【0009】図1には、本発明の第1実施例の構成が示
されている。この図1の実施例は、前述した図6の従来
例において、第1層間絶縁膜16と第2層間絶縁膜18
との間に設けられ一定間隔を隔てて平行に且交互に配置
された第2金属配線17とダミー配線21の内、ダミー
配線21の幅寸法が第2金属配線17の幅寸法よりも小
さく形成されている点に特徴を有するものである。その
他の構成は、前述した図6の従来例と同一になってい
る。
【0010】ここで、図2ないし図3を参照しつつ本第
1実施例の作用・効果について説明する。図2は、本実
施例と従来例との相違を明らかにするために、必要な主
要な構成部分の寸法を示した図であり、図3は、配線容
量を示した図である。なお、これらの図では、第1層間
絶縁膜16,第2層間絶縁膜18等が完全に平坦化され
て図示されているが、これは、このようにしても本実施
例の作用効果には特段の影響を与えないこと、及び図面
の明確化を図る上で好ましいこと等の理由による。
【0011】図2に示すように、本実施例では、ダミー
配線21の幅寸法Lb1は第2金属配線17の幅La より
も短く形成されているが、従来技術では、図2中仮想線
で示すように、ダミー配線21の幅寸法Lb2は、第2金
属配線17の幅寸法La と同じ(La =Lb2)であった
(参考文献1990年電子情報通信学会秋期全国大学C
─518『ダミー配線パターンを用いたCMOSゲート
アレイの動作速度の検討』)。
【0012】即ち、本実施例では、Lb1<La とするこ
とにより半導体装置の設計基準による配線の最小ピッチ
を守りながらも配線間隔LS1を従来技術による配線間隔
LS2よりも広くすることが可能になる。図3において、
容量C0 に特に注目すると、容量C0 は、次のように記
述できる。
【0013】 C0 =εε0 l・d/LS ……………………………
【0014】式中、εは層間絶縁膜の比誘電率、ε0
は真空の誘電率、lは配線長、dは配線膜厚、LS は配
線間隔である。
【0015】式より、容量C0 は配線間隔LS が大き
いほど減少するのは明らかである。同様の考察から配線
間隔が広がれば、容量C1 、C2 も減少する。従って、
本実施例の方が、従来技術よりも配線間隔が広い(LS1
>LS2)ため半導体装置の設計基準による配線の最小ピ
ッチを守りながら配線容量を小さくすることができる。
【0016】
【第2実施例】次に、本発明の第2実施例を図4に基づ
いて説明する。
【0017】この図4の実施例は、前述した第1実施例
において、第2層のダミー配線21のみでなく、BPS
G膜14と第1層間絶縁膜16との間に設けられた第1
層のダミー配線20も同一層の第1金属配線15より幅
寸法が小さくなっている。その他の構成は、第1実施例
と同一である。
【0018】このように構成しても、第1実施例と同等
の作用効果を得ることができる。
【0019】
【発明の効果】以上説明したように、本発明によれば、
ダミー配線を使用することで層間絶縁膜の平坦化を図る
ことができ、これにより金属配線のカバレージを十分確
保することができ、しかもダミー配線の幅寸法を同一層
の金属配線の幅寸法より小さくしたので、その分配線間
隔を広げることができ、結果的に配線容量を減少せしめ
ることができる。従って、上層の金属配線の信頼性を確
保し得るとともに、従来のダミー配線を使用した構造の
ものに比し動作スピードを向上させることができるとい
う従来にない優れた半導体装置を提供することができ
る。
【図面の簡単な説明】
【図1】本発明の第1実施例の構成を示す断面図であ
る。
【図2ないし図3】図1の実施例の作用効果を説明する
ための図である。
【図4】本発明の第2実施例の構成を示す断面図であ
る。
【図5ないし図6】従来例の構成を示す断面図である。
【符号の説明】
14 絶縁膜の一種であるBPSG膜 15 第1金属配線 16 第1層間絶縁膜 17 第2金属配線 18 第2層間絶縁膜 20 ダミー配線 21 ダミー配線

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 第1層間絶縁膜と、第2層間絶縁膜と、
    これらの絶縁膜相互間に設けられ一定間隔を隔てて平行
    に且交互に配置された金属配線とダミー配線とを有する
    半導体装置において、前記ダミー配線の幅寸法が前記金
    属配線の幅寸法よりも小さく形成されていることを特徴
    とした半導体装置。
  2. 【請求項2】 上下方向に隣接する絶縁膜相互間に設け
    られ平行に且交互に配置された金属配線とダミー配線と
    を少なくとも2層以上有する多層構造の半導体装置にお
    いて、少なくとも2層のダミー配線の幅寸法が同一層の
    金属配線の幅寸法よりも小さく形成されていることを特
    徴とした半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100269632B1 (ko) * 1998-02-18 2000-12-01 김영환 다층배선의형성방법
KR100487506B1 (ko) * 1998-01-15 2005-08-12 삼성전자주식회사 더미패턴에의한층간절연막평탄화방법
KR100753390B1 (ko) * 2001-12-15 2007-08-30 매그나칩 반도체 유한회사 산화막 연마 공정의 두께 모니터링 패턴
JP2009246341A (ja) * 2008-03-11 2009-10-22 Panasonic Corp 半導体集積回路装置
JP2010199386A (ja) * 2009-02-26 2010-09-09 Oki Semiconductor Co Ltd 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487506B1 (ko) * 1998-01-15 2005-08-12 삼성전자주식회사 더미패턴에의한층간절연막평탄화방법
KR100269632B1 (ko) * 1998-02-18 2000-12-01 김영환 다층배선의형성방법
KR100753390B1 (ko) * 2001-12-15 2007-08-30 매그나칩 반도체 유한회사 산화막 연마 공정의 두께 모니터링 패턴
JP2009246341A (ja) * 2008-03-11 2009-10-22 Panasonic Corp 半導体集積回路装置
JP4642908B2 (ja) * 2008-03-11 2011-03-02 パナソニック株式会社 半導体集積回路装置
US8039968B2 (en) 2008-03-11 2011-10-18 Panasonic Corporation Semiconductor integrated circuit device
JP2010199386A (ja) * 2009-02-26 2010-09-09 Oki Semiconductor Co Ltd 半導体装置
US9129966B2 (en) 2009-02-26 2015-09-08 Lapis Semiconductor Co., Ltd. Semiconductor device

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