JPS6049649A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6049649A JPS6049649A JP15700583A JP15700583A JPS6049649A JP S6049649 A JPS6049649 A JP S6049649A JP 15700583 A JP15700583 A JP 15700583A JP 15700583 A JP15700583 A JP 15700583A JP S6049649 A JPS6049649 A JP S6049649A
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- JP
- Japan
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- insulating film
- layer wiring
- wiring
- interlayer insulating
- lower layer
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａ） 発明の技術分野
本発明は半導体集積回路装置に係り、特に多層配線にお
ける下層配線と上層配線とが重なり合う部分の構造の改
良に関する。
ける下層配線と上層配線とが重なり合う部分の構造の改
良に関する。
（ｂ） 従来技術と問題点
昨今の半導体集積回路装置において多用されている多層
配線のうち、例えば電源配線や接地線のようにインピー
ダンスを下げるため幅を広くした配線を積層した場合、
両者の間を絶縁するための眉間絶縁膜に亀裂を生じると
いう問題がある。即ち眉間絶縁膜を形成するに際しこれ
に加熱処理が施されるが、下層配線の幅が広い場合、こ
の下層配線と眉間絶縁膜の熱膨張係数の違いから生じる
膨張・収縮量の差が大きくなることから大きな歪が発生
し、そのため層間絶縁膜に亀裂が生じ、下層及び上層配
線間が短絡すると言う問題がある。
配線のうち、例えば電源配線や接地線のようにインピー
ダンスを下げるため幅を広くした配線を積層した場合、
両者の間を絶縁するための眉間絶縁膜に亀裂を生じると
いう問題がある。即ち眉間絶縁膜を形成するに際しこれ
に加熱処理が施されるが、下層配線の幅が広い場合、こ
の下層配線と眉間絶縁膜の熱膨張係数の違いから生じる
膨張・収縮量の差が大きくなることから大きな歪が発生
し、そのため層間絶縁膜に亀裂が生じ、下層及び上層配
線間が短絡すると言う問題がある。
第１図ｔａ＋及び（ｂｌはその亀裂を生じた例を示す要
部断面図であって、１は半導体基板、２は半導体基板１
表面を被覆する絶縁膜、３は下層配線、４は眉間絶縁膜
、５は上層配線である。同図（ｎ）は層間絶縁膜４に亀
裂を生じ、この亀裂に下層配線３が突出して上層配線５
に短絡した例、同図ｆｂ）は下層配線３及び層間絶縁膜
４の双方が破断し、その亀裂部に上層配線５が短絡した
例である。
部断面図であって、１は半導体基板、２は半導体基板１
表面を被覆する絶縁膜、３は下層配線、４は眉間絶縁膜
、５は上層配線である。同図（ｎ）は層間絶縁膜４に亀
裂を生じ、この亀裂に下層配線３が突出して上層配線５
に短絡した例、同図ｆｂ）は下層配線３及び層間絶縁膜
４の双方が破断し、その亀裂部に上層配線５が短絡した
例である。
（Ｃ１発明の目的
本発明の目的は積層する配線の幅が広（でも眉間絶縁膜
に亀裂を生じることのない半導体集積回路装置の構造を
提供することにある。
に亀裂を生じることのない半導体集積回路装置の構造を
提供することにある。
（ｄｌ 発明の構成
本発明の特徴は、層間絶縁膜を介して積層された下層配
線と−ＬＨ配線との重なり部において、前記下層配線に
少なくとも１個のスリットを設けたことにある。
線と−ＬＨ配線との重なり部において、前記下層配線に
少なくとも１個のスリットを設けたことにある。
（ｅ）発明、の実施例
以下本発明の一実施例を図面を参照しながら説明する。
第２図（ａｌ及び（ｂｌはそれぞれ上記一実施例を示す
平面図及びそのＡ−Ａ矢視部所面図である。同図におい
て、１はシリコン（Ｓｉ）のような半導体基板、２は半
導体基板１表面を被覆する二酸化シリコン（５ｉ０２）
膜のような絶縁膜、３はアルミニウム（Ｎ）等よりなる
下層配線、４は例えば燐シリケートガラス（Ｐ Ｓ Ｇ
）よりなる層間絶縁膜、５はアルミニウム（Ａｔり等よ
りなる上層配線、６は下層配線３と上層配線５との重な
り部、７は下層配線３の上記型なり部６に設けられたス
リットである。
平面図及びそのＡ−Ａ矢視部所面図である。同図におい
て、１はシリコン（Ｓｉ）のような半導体基板、２は半
導体基板１表面を被覆する二酸化シリコン（５ｉ０２）
膜のような絶縁膜、３はアルミニウム（Ｎ）等よりなる
下層配線、４は例えば燐シリケートガラス（Ｐ Ｓ Ｇ
）よりなる層間絶縁膜、５はアルミニウム（Ａｔり等よ
りなる上層配線、６は下層配線３と上層配線５との重な
り部、７は下層配線３の上記型なり部６に設けられたス
リットである。
本実施例では同図に見られるように下層配線３の重なり
部６を、複数個のスリット７を設けることにより多数の
幅の狭い線８に分割した構造とした。同図における各部
の寸法は特に限定する必要はないが、下層配線３の幅（
重なり部分６以夕１の場所）が例えば５０（１１ｍ）あ
るいはそれ以」二と広く、更に」二層配線５０幅も５０
〔ｌ１ｍ〕或いはそれ以上と広い場合には、上述のよう
に層間絶縁膜４に亀裂を生じる虜がある。そこでかかる
場合にＩ」下層配線３の重なり部６に、例えば凡そ６〜
８ 〔μｍ〕の幅のスリット７を下層配線３の配線方向
に沿って、例えば凡そ６〜８（、＋１ｍ：Ｉの間隔で形
成し、下層配線３の重なり部６を複数個の幅の狭い線に
分割する。
部６を、複数個のスリット７を設けることにより多数の
幅の狭い線８に分割した構造とした。同図における各部
の寸法は特に限定する必要はないが、下層配線３の幅（
重なり部分６以夕１の場所）が例えば５０（１１ｍ）あ
るいはそれ以」二と広く、更に」二層配線５０幅も５０
〔ｌ１ｍ〕或いはそれ以上と広い場合には、上述のよう
に層間絶縁膜４に亀裂を生じる虜がある。そこでかかる
場合にＩ」下層配線３の重なり部６に、例えば凡そ６〜
８ 〔μｍ〕の幅のスリット７を下層配線３の配線方向
に沿って、例えば凡そ６〜８（、＋１ｍ：Ｉの間隔で形
成し、下層配線３の重なり部６を複数個の幅の狭い線に
分割する。
このようにＴ一層配線３の重なり部６を、多数の幅の狭
い線８を並列に接続した構造としたことにより、下層配
線３と層間絶縁膜４との熱膨張率の違いにより生じる歪
も分散され、層間絶縁膜４に亀裂を生じることが防１１
−出来た。
い線８を並列に接続した構造としたことにより、下層配
線３と層間絶縁膜４との熱膨張率の違いにより生じる歪
も分散され、層間絶縁膜４に亀裂を生じることが防１１
−出来た。
上記第２図に示した一実施例は、重なり部６におりる下
層配線３の抵抗値を他の部分と等しくするため、下層配
線３の幅を重なり部６おいて広げ、幅の細い線８総での
幅の合計即ち下層配線３の実効幅を他の部分の幅と略等
しくした例である。
層配線３の抵抗値を他の部分と等しくするため、下層配
線３の幅を重なり部６おいて広げ、幅の細い線８総での
幅の合計即ち下層配線３の実効幅を他の部分の幅と略等
しくした例である。
しかし電流容量等に悪影響がなければ第３図に示すよう
に、下層配線３の幅を重なり部６において必ずしも、拡
げる必要はない。但しこの場合には重なり部６における
下層配線３の実効幅はスリット７を設けた分だけ狭くな
る。
に、下層配線３の幅を重なり部６において必ずしも、拡
げる必要はない。但しこの場合には重なり部６における
下層配線３の実効幅はスリット７を設けた分だけ狭くな
る。
なお本発明は上記一実施例に限定されるものではなく、
種々変形して実施し得るものである。
種々変形して実施し得るものである。
例えば上記一実施例ではスリット７の幅及び細い線の８
の幅をいずれも６〜８ 〔μｍ〕としたが、これらの寸
法は下層及び下層配線３．５の幅及び厚さ、さらには層
間絶縁膜の厚さ等によって選択すべきものである。因に
上記一実施例では、下層及び上層配線３．５の厚さは凡
そ１ 〔μｍ〕、眉間絶縁膜４の厚さは凡そ８０００
（人〕とした例である。
の幅をいずれも６〜８ 〔μｍ〕としたが、これらの寸
法は下層及び下層配線３．５の幅及び厚さ、さらには層
間絶縁膜の厚さ等によって選択すべきものである。因に
上記一実施例では、下層及び上層配線３．５の厚さは凡
そ１ 〔μｍ〕、眉間絶縁膜４の厚さは凡そ８０００
（人〕とした例である。
また下層及び上層配線３．５或いは眉間絶縁膜４の材質
等も上記一実施例に限定されるものではなく、通常使用
されるいかなる材質を用いて形成して差支えない。
等も上記一実施例に限定されるものではなく、通常使用
されるいかなる材質を用いて形成して差支えない。
ｆｆｌ 発明の詳細
な説明したように本発明を用いて幅の広い配線を多層構
造を形成すれば、層間絶縁膜に亀裂の発生することを防
止することが出来、半導体集積回路装置の製造歩留り及
び信頼度が向上する。
造を形成すれば、層間絶縁膜に亀裂の発生することを防
止することが出来、半導体集積回路装置の製造歩留り及
び信頼度が向上する。
第１図は従来の半導体装置の問題点を説明するための要
部断面図、第２図（ａ）、山）及び第３図は本発明の一
実施例を示す図で、第２図（ａｌは平面図、同図（ｂｌ
は同図（ａｌの／ｌ−Ａ矢視部所面図、第３図は変形例
を示す平面図である。 図において、１は半導体基板、３は下層配線、４は層間
絶縁膜、５は上層配線、６は重なり部、７はスリットを
示す。 第１図 （ｂ） 特開昭６０〜４９６４９ （３） 第２図
部断面図、第２図（ａ）、山）及び第３図は本発明の一
実施例を示す図で、第２図（ａｌは平面図、同図（ｂｌ
は同図（ａｌの／ｌ−Ａ矢視部所面図、第３図は変形例
を示す平面図である。 図において、１は半導体基板、３は下層配線、４は層間
絶縁膜、５は上層配線、６は重なり部、７はスリットを
示す。 第１図 （ｂ） 特開昭６０〜４９６４９ （３） 第２図
Claims (1)
- 眉間絶縁膜を介してか積層された下層配線と上層配線と
の重なり部において、前記下層配線に少なくとも１（Ｉ
ｌｉｌのスリットを設けたことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15700583A JPS6049649A (ja) | 1983-08-26 | 1983-08-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15700583A JPS6049649A (ja) | 1983-08-26 | 1983-08-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6049649A true JPS6049649A (ja) | 1985-03-18 |
Family
ID=15640092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15700583A Pending JPS6049649A (ja) | 1983-08-26 | 1983-08-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049649A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113262A (ja) * | 1984-11-08 | 1986-05-31 | Matsushita Electronics Corp | 集積回路装置 |
| JPS61252647A (ja) * | 1985-05-01 | 1986-11-10 | Toshiba Corp | 半導体集積回路 |
| JPS61192678U (ja) * | 1986-03-13 | 1986-11-29 | ||
| JPS61288439A (ja) * | 1985-06-17 | 1986-12-18 | Fujitsu Ltd | 半導体装置 |
| JPS6340340A (ja) * | 1986-08-05 | 1988-02-20 | Nec Corp | 半導体集積回路 |
| US4835591A (en) * | 1987-12-29 | 1989-05-30 | Mitsubishi Denki Kabushiki Kaisha | Wiring arrangement for semiconductor devices |
| US5119164A (en) * | 1989-07-25 | 1992-06-02 | Advanced Micro Devices, Inc. | Avoiding spin-on-glass cracking in high aspect ratio cavities |
| US5192715A (en) * | 1989-07-25 | 1993-03-09 | Advanced Micro Devices, Inc. | Process for avoiding spin-on-glass cracking in high aspect ratio cavities |
| US5245213A (en) * | 1991-10-10 | 1993-09-14 | Sgs-Thomson Microelectronics, Inc. | Planarized semiconductor product |
| US5955788A (en) * | 1996-01-12 | 1999-09-21 | Nec Corporation | Semiconductor device having multilevel wiring with improved planarity |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667937A (en) * | 1979-11-07 | 1981-06-08 | Nec Corp | Semiconductor system |
| JPS58125847A (ja) * | 1982-01-22 | 1983-07-27 | Hitachi Ltd | 半導体装置 |
-
1983
- 1983-08-26 JP JP15700583A patent/JPS6049649A/ja active Pending
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| US5955788A (en) * | 1996-01-12 | 1999-09-21 | Nec Corporation | Semiconductor device having multilevel wiring with improved planarity |
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