DE19955105A1 - Halbleitervorrichtung und deren Herstellungsverfahren - Google Patents

Halbleitervorrichtung und deren Herstellungsverfahren

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DE19955105A1
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Abstract

Bei einem vielschichtigen Leiterbahnaufbau ist keine verbindende Schicht zum Verbinden von oberen und unteren metallischen Stopfen erforderlich, da ein metallischer Stopfen 34 über eine Zwischenleiterbahnschicht 24 kontaktiert ist. Daher sind das Intervall L1 zwischen der Zwischenleiterbahnschicht 24 und der Mitte des metallischen Stopfens 34 und das Intervall L2 zwischen den entsprechenden Mitten der benachbarten metallischen Stopfen 34 nicht in Abhängigkeit von der Breite der Verbindungsschicht bestimmt. Demzufolge können diese Intervalle im Vergleich zum Stand der Technik reduziert werden. Dies ermöglicht eine Reduktion der Chipgröße.

Description

Gebiet der Erfindung
Die Erfindung betrifft eine Halbleitervorrichtung und deren Herstellungsverfahren, und insbesondere einen vielschichtigen Leiterbahnaufbau und dessen Herstellungsverfahren, welches auf Hochintegrationsvorgänge wie etwa LSI, VLSI, usw. angewendet wird, und eine oberste Leiterbahnschicht, eine unterste Leiterbahnschicht und zumindest eine Zwischenleiterbahnschicht aufweist.
Stand der Technik
Bei einem in einem Hochintegrationsvorgang angewendeten bekannten vielschichtigen Leiterbahneaufbau 1 gemäß Fig. 11 als gesetztem Fall sind eine Leiterbahnschicht 2 und eine weitere Leiterbahnschicht 3 darüber über zumindest einer Leiterbahnschicht 4 angeordnet. Dabei wird gemäß dem Stand der Technik zwischen der Leiterbahnschicht 2 und der Leiterbahnschicht 4 der nachstehend angeführte Aufbau ausgebildet. Ein erster metallischer Stopfen 6 wird in eine isolierende filmartige metallische Zwischenschicht 5 eingebettet. Eine verbindende Schicht (Verbindungspfad) 7 wird auf dem ersten metallischen Stopfen 6 ausgebildet. Ein mit der verbindenden Schicht 7 elektrisch verbundener zweiter metallischer Stopfen 9 wird in eine weitere isolierende filmartige Zwischenschicht 8 zwischen der Leiterbahnschicht 4 und der Leiterbahnschicht 3 eingebettet. Ein derartiger Aufbau ist als sogenannter "STACKED VIA"-Aufbau gut bekannt.
Bei einem derartigen Aufbau müssen die Leiterbahnschicht 4 und die Verbindungsschicht 7, die Verbindungsschicht 7 und eine weitere Verbindungsschicht 7 so durch ein vorgeschriebenes Intervall voneinander beabstandet sein, daß sie nicht miteinander in Kontakt gebracht werden. Andererseits muss die Breite der Verbindungsschicht 7 sehr viel größer als die des zweiten metallischen Stopfens 9 sein, damit die elektrische Verbindung mit dem zweiten metallischen Stopfen 9 sichergestellt ist. Daher wird das Intervall L1 zwischen der Leiterbahnschicht 4 und der Mitte des zweiten metallischen Stopfens 9 und das Intervall L2 zwischen den jeweiligen Mitten der zweiten metallischen Stopfen 9 in Abhängigkeit sowohl von der Breite C der Verbindungsschicht 7 als auch dem vorgeschriebenen Intervall A bestimmt. Dies erschwert eine Verkleinerung der Chipgröße.
ZUSAMMENFASSUNG DER ERFINDUNG
Demzufolge liegt der Erfindung die Aufgabe zugrunde, einen vielschichtigen Leiterbahnaufbau anzugeben, welcher hinsichtlich seiner Chipgröße verkleinert werden kann.
Diese Aufgabe wird erfindungsgemäß gelöst, indem ein vielschichtiger Leiterbahnaufbau bereitgestellt wird, mit:
einer untersten Leiterbahnschicht; einer obersten Leiterbahnschicht; zumindest einer Zwischenleiterbahnschicht zwischen der untersten Leiterbahnschicht und der obersten Leiterbahnschicht; und
einem Stromdurchgang, der die unterste und die oberste Schicht verbindet, wobei der Stromdurchgang einen leitenden Stopfen aufweist, der über der zumindest einen Zwischenleiterbahnschicht kontaktiert ist.
Erfindungsgemäß ist der metallische Stopfen zur elektrischen Verbindung der ersten Leiterbahnschicht und der dritten Leiterbahnschicht über zumindest einer Zwischenleiterbahnschicht, d. h. zweiten Leiterbahnschicht, kontaktiert, und es ist keine Verbindungsschicht zur Verbindung der oberen und unteren leitenden Stopfen erforderlich. Daher sind die Intervalle zwischen dem leitenden Stopfen und der Leiterbahnschicht und zwischen den benachbarten leitenden Stopfen nicht in Abhängigkeit von der Breite der Verbindungsschicht bestimmt.
Vorzugsweise ist bei der Halbleitervorrichtung der leitende Stopfen aus einer filmartigen leitenden Schicht ausgebildet, die in einem Verbindungsloch durch eine Hochdruckeinbettungstechnik ausgebildet ist, dabei ist das Verbindungsloch in einer die unterste Leiterbahnschicht und die Zwischenleiterbahnschicht isolierenden Schicht ausgebildet.
Bei diesem Aufbau kann unter Verwendung der Hochdruckeinbettungstechnik der leitende Stopfen in dem Verbindungsloch mit einem hohen Geometrieverhältnis (sog. "aspect ratio") eingebettet werden.
Bei der Halbleitervorrichtung weist das Verbindungsloch vorzugsweise ein Geometrieverhältnis von 1,0 bis 5,0 auf.
Falls das Geometrieverhältnis des Verbindungslochs geringer als 1,0 ist, wird eine Lücke ausgebildet, so daß die filmartige leitende Schicht nicht wie bevorzugt in dem Verbindungsloch eingebettet werden kann. Falls das Geometrieverhältnis des Verbindungsloches größer als 5,0 ist, kann das Verbindungsloch nicht vollständig eingebettet werden. Indem für ein hohes Geometrieverhältnis der Öffnungsdurchmesser verringert wird, kann ein zuverlässiger vielschichtiger Leiterbahnaufbau mit einer geringen eingenommen Fläche hergestellt werden.
Bei der Halbleitervorrichtung weist das Verbindungsloch eine Öffnungsdurchmesser innerhalb eines Bereiches von 0,2 bis 1,0 µm auf. Falls der Durchmesser des Verbindungsloches nicht kleiner als 1,0 µm ist, wird manchmal eine Lücke ausgebildet. Bei diesen Anordnungen kann ein zuverlässiger vielschichtiger Leiterbahnaufbau mit einer geringen eingenommenen Fläche hergestellt werden.
Erfindungsgemäß wird ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt, mit den Schritten: Ausbildung einer ersten Leiterbahnschicht auf einem Halbleitersubstrat; aufeinanderfolgendes Ausbilden auf der ersten Leiterbahnschicht von einer ersten isolierenden filmartigen Zwischenschicht, einer zweiten Leiterbahnschicht und einer zweiten isolierenden filmartigen Zwischenschicht; Ausbilden eines Verbindungslochs in der ersten isolierenden filmartigen Zwischenschicht und der zweiten isolierenden filmartigen Zwischenschicht, so daß die erste Leiterbahnschicht über die zweite Leiterbahnschicht erreicht wird; und Einbetten eines leitenden Stopfens in das Verbindungsloch und Ausbilden einer dritten Leiterbahnschicht darauf.
Bei dem Verfahren zur Herstellung einer Halbleitervorrichtung wird die leitende filmartige Schicht durch die Hochdruckeinbettungstechnik eingebettet.
Bei dem Verfahren zur Herstellung einer Halbleitervorrichtung weist das Verbindungsloch vorzugsweise ein Geometrieverhältnis von 1,0 bis 5,0 auf.
Bei dem Verfahren zur Herstellung einer Halbleitervorrichtung weist das Verbindungsloch vorzugsweise einen Öffnungsdurchmesser innerhalb eines Bereiches von 0,2 bis 1,0 µm auf.
Erfindungsgemäß wird eine Halbleitervorrichtung bereitgestellt, die einen aus einem MOSFET zum Schalten und einem damit verbundenen Kondensator zusammengesetzten Speicherzellenabschnitt und einen eine CMOS-Schaltung beinhaltenden logischen Abschnitt beinhaltet, die Halbleitervorrichtung ist versehen mit: einem Halbleitersubstrat, in das MOSFETs zum Schalten und eine CMOS-Schaltung ausgebildet werden; einen Kondensator, der durch eine auf einer Oberfläche des Halbleitersubstrates ausgebildete erste isolierende Zwischenschicht ausgebildet ist; eine zweite isolierende filmartige Schicht, die den Kondensator und das gesamte Halbleitersubstrat bedeckt; und leitende Stopfen, die durch die erste und die zweite isolierende filmartige Schicht durchgehend ausgebildet sind, wobei der Kondensator und die MOSFETs verbunden sind, indem die leitenden Stopfen miteinander auf einer obersten Schicht auf der zweiten isolierenden Schicht verbunden sind.
Bei einer derartigen Anordnung kann bei der Herstellung einer Halbleitervorrichtung wie etwa DRAM, FRAM, usw., welche eine große Fläche in Anspruch nehmen und eine große Anzahl von Photolithografievorgängen erfordern, die Anzahl von Mannstunden in großem Ausmaß verringert werden und die Zellengröße kann ebenfalls stark reduziert werden.
Der Kondensator ist bei der Halbleitervorrichtung vorzugsweise ein ferroelektrischer Kondensator.
Aufgrund der Intervalle zwischen dem metallischen Stopfen und der Leiterbahnschicht und zwischen den benachbarten metallischen Stopfen kann die Chipgröße vermindert werden.
Die vorstehenden und weitere Vorteile und Merkmale der Erfindung werden aus der nachstehenden Beschreibung in Verbindung mit der beigefügten Zeichnung noch ersichtlicher.
KURZBESCHREIBUNG DER ZEICHNUNG
Fig. 1 zeigt eine Schnittansicht eines Ausführungsbeispiels eines erfindungsgemäßen vielschichtigen Leiterbahnaufbaus;
Fig. 2A bis 2D zeigen Schnittansichten zur Beschreibung eines Verfahren zur Herstellung des in Fig. 1 gezeigten vielschichtigen Aufbaus;
Fig. 3E bis 3G zeigen Schnittansichten zur Beschreibung eines Verfahrens zur Herstellung des in Fig. 1 gezeigten vielschichtigen Aufbaus;
Fig. 4H bis 4I zeigen Schnittansichten zur Beschreibung eines Verfahrens zur Herstellung des in Fig. 1 gezeigten vielschichtigen Aufbaus;
Fig. 5J zeigte eine Schnittansicht einer Abwandlung eines erfindungsgemäßen vielschichtigen Leiterbahnaufbaus; und
Fig. 6A und 6B zeigen Schnittansichten zur Beschreibung eines Verfahrens zur Herstellung des in Fig. 5J gezeigten vielschichtigen Aufbaus;
Fig. 7A und 7B zeigen Schnittansichten zur Beschreibung eines Verfahrens zur Herstellung des in Fig. 5J gezeigten vielschichtigen Aufbaus;
Fig. 8 zeigt eine Schnittansicht zur Beschreibung eines Verfahrens zur Herstellung des in Fig. 5J gezeigten vielschichtigen Aufbaus;
Fig. 9 zeigt eine Schnittansicht einer Halbleitervorrichtung gemäß dem zweiten Ausführungsbeispiel der Erfindung; und
Fig. 10 und 11 zeigen Schnittansichten eines bekannten vielschichtigen Leiterbahnaufbaus.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE Ausführungsbeispiel 1
Gemäß Fig. 1 beinhaltet ein vielschichtiger Leiterbahnaufbau 10 gemäß diesem Ausführungsbeispiel ein Halbleitersubstrat (nachstehend schlicht mit "Substrat" bezeichnet) 12 aus Silizium (Si). In den oberen Bereich des Substrates 12 ist ein leitender Bereich 14 ausgebildet. Auf dem Substrat 12 ist eine isolierende filmartige Zwischenschicht 16 aus beispielsweise Siliziumoxid (SiO2) ausgebildet. Auf der isolierenden filmartigen Zwischenschicht 16 ist eine unterste Leiterbahnschicht 18 aus Aluminium (Al) ausgebildet. Der leitende Bereich 14 und die unterste Leiterbahnschicht 18 sind miteinander durch einen metallischen Stopfen 20 aus Aluminium (Al) elektrisch verbunden, der in die isolierende filmartige Zwischenschicht 16 eingebettet ist.
Auf der untersten Leiterbahnschicht 18 ist eine isolierende filmartige Zwischenschicht 22 aus Siliziumoxid (SiO2) ausgebildet, und auf der isolierenden filmartigen Zwischenschicht 22 ist eine Zwischenleiterbahnschicht 24 aus Aluminium (Al) teilweise ausgebildet. Auf der isolierenden filmartigen Zwischenschicht 22 und der Zwischenleiterbahnschicht 24 ist eine isolierende filmartige Zwischenschicht 26 aus Siliziumoxid (SiO2) ausgebildet. Zudem ist auf der isolierenden filmartigen Zwischenschicht 26 eine oberste Leiterbahnschicht 28 aus Aluminium (Al) ausgebildet. Die unterste Leiterbahnschicht 18 und die Zwischenleiterbahnschicht 24 sind miteinander durch einen metallischen Stopfen 30 verbunden, der in die isolierende filmartige Zwischenschicht 22 eingebettet ist. Die Zwischenleiterbahnschicht 24 und die oberste Leiterbahnschicht 28 sind miteinander durch einen metallischen Stopfen verbunden, der in die isolierende filmartige Zwischenschicht 26 eingebettet ist. Die unterste Leiterbahnschicht 18 und die oberste Leiterbahnschicht 28 sind miteinander durch einen metallischen Stopfen 34 verbunden, der in die isolierenden filmartigen Zwischenschichten 22 und 26 eingebettet ist.
Auf diese Weise ist bei dem vielschichtigen Leiterbahnaufbau 10 ein die unterste Leiterbahnschicht 18 und die oberste Leiterbahnschicht 28 verbindender Strompfad durch die metallischen Stopfen 30, 32 und 34 und die Zwischenleiterbahnschicht 24 ausgebildet. Der den Strompfad bildende metallische Stopfen ist über der Zwischenleiterbahnschicht 24 kontaktiert.
Unter Bezugnahme auf die Fig. 2 bis 4 wird nachstehend die Beschreibung eines konkreten Verfahrens zur Herstellung eines vielschichtigen Leiterbahnaufbaus 10 angegeben. Zunächst wird gemäß Fig. 2A eine isolierende filmartige Zwischenschicht 16 auf das Substrat 2 mit dem leitenden Bereich 14 durch eine CVD-Technik gestapelt. Die isolierende filmartige Zwischenschicht 16 wird unter Verwendung eines Resistlacks 36 mit einer vorgeschriebenen Struktur als Maske geätzt, damit ein den leitenden Bereich 14 erreichendes Verbindungsloch 38 ausgebildet wird. Nachdem der Resistlack gemäß Fig. 2B entfernt wurde, wird ein metallischer Stopfen 20 in das verbindende Loch 38 durch einen Sputtervorgang oder eine CVD-Technik geschichtet. Danach wird die in dem Einbettungsschritt auf der isolierenden filmartigen Zwischenschicht 16 gestapelte (nicht gezeigte) filmartige metallische Schicht weggeätzt. Auf den metallischen Stopfen 20 und die isolierende filmartige Zwischenschicht 16 wird eine unterste Leiterbahnschicht 18 durch einen Sputtervorgang oder eine CVD-Technik gestapelt. Zudem wird auf der untersten Leiterbahnschicht 18 eine isolierende filmartige Zwischenschicht 22 durch eine CVD-Technik gestapelt. Wie aus Fig. 2D ersichtlich ist, wird wie der metallische Stopfen 20 ein metallischer Stopfen 30 in die isolierende filmartige Zwischenschicht 22 eingebettet.
Wie aus Fig. 3E ersichtlich ist, wird eine Zwischenleiterbahnschicht 24 auf die isolierende Zwischenschicht 22 und den metallischen Stopfen 30 gestapelt, diese Zwischenleiterbahnschicht 24 wird durch einen Sputtervorgang oder eine CVD-Technik gestapelt. Wie aus Fig. 3F ersichtlich ist, wird die Zwischenleiterbahnschicht 24 unter Verwendung eines Resistlacks 40 mit einer vorgeschriebenen Struktur als Maske geätzt, so daß der unbenötigte Abschnitt der Zwischenleiterbahnschicht 24 entfernt wird. Nachdem der Resistlack 40 gemäß Fig. 3G entfernt wurde, wird auf der Zwischenleiterbahnschicht 24 und der isolierenden filmartigen Zwischenschicht 22 eine isolierende filmartige Zwischenschicht 26 durch die CVD-Technik gestapelt.
Wie aus Fig. 4H ersichtlich ist, wird durch einen Photolithografievorgang und einen reaktiven Ionenätzvorgang (RIE) ein Verbindungsloch 42 in der isolierenden filmartigen Zwischenschicht 26 ausgebildet, welches die Zwischenleiterbahnschicht 24 erreicht. Auf die gleiche Weise wird ein die unterste Leiterbahnschicht 18 erreichendes weiteres Verbindungsloch 44 ebenfalls in die isolierende filmartige Zwischenschicht 26 und die isolierende filmartige Zwischenschicht 22 ausgebildet. Anderenfalls können die Verbindungslöcher mit einem hohen Geometrieverhältnis ausgebildet werden, indem diese Löcher kontinuierlich unter Verwendung der Fokussierten Ionenstrahl-Technik ausgebildet werden. Damit vermieden wird, daß die Zwischenleiterbahnschicht 24 und der metallische Stopfen 34 oder der metallische Stopfen 34 und ein weiterer metallischer Stopfen 34 miteinander in Kontakt gebracht werden, müssen die Zwischenleiterbahnschicht 24 und das Verbindungsloch 44 sowie das Verbindungsloch 44 und ein weiteres Verbindungsloch 44 durch ein vorgeschriebenes Intervall A voneinander beabstandet sein. Bei diesem Ausführungsbeispiel ist das vorgeschriebene Intervall A auf etwa 0,4 µm eingestellt. Das Verbindungsloch 44 weist ein Geometrieverhältnis von 1,0 bis 5,0 und einen Öffnungsdurchmesser von 5 µm auf.
Gemäß Fig. 4I wird durch die Hochdruckeinbettungstechnik eine filmartige Cu-Schicht W auf dem Substrat ausgebildet, auf dem die Verbindungslöcher mit einem Geometrieverhältnis ausgebildet sind. Die gewünschte filmartige Cu-Schicht W ohne Lücke kann unter einem Hochdruck von 700 Atomen nach einem Sputtervorgang eingebettet werden.
Wie es in Fig. 5J gezeigt ist, wird notwendigerweise die filmartige Cu-Schicht durch einen Photolithografievorgang strukturiert, damit ein mit metallischen Stopfen 32 und 34 und einer Leiterbahnstruktur 28 versehener vielschichtiger Leiterbahnaufbau vervollständigt wird.
Gemäß dem somit vervollständigten vielschichtigen Leiterbahnaufbau sind die bei dem Photolithografieschritt erforderlichen Spielräume zur Ausbildung der Zwischenverbindungsschicht und zur Ausbildung des Kontaktlochs über den vielen Schichten nicht erforderlich. Dies vermindert die Leiterbahnfläche und stellt den Kontakt sicher, wodurch ein zuverlässiger vielschichtiger Leiterbahnaufbau bereitgestellt wird.
Da das über die isolierenden filmartigen Zwischenschichten 26 und 22 ausgebildete Verbindungsloch 44 ein hohes Geometrieverhältnis aufweist, wenn der metallische Stopfen 34 in das Verbindungsloch 44 eingebettet wird, muss eine besondere Beobachtung erfolgen, damit ein elektrischer Kontakt mit der untersten Leiterbahnschicht 18 sichergestellt wird. Der metallische Stopfen 34 kann nicht nur durch die bei dem Schritt gemäß Fig. 4I verwendete Hochdruckeinbettungstechnik eingebettet werden, sondern auch mit den für das Verbindungsloch 44 mit hohem Geometrieverhältnis geeigneten Techniken, wie etwa dem MOCVD-Verfahren (metallorganische chemische Gasphasenabscheidung), dem Laser-CVD-Verfahren und dem Plattierungsverfahren.
Bei diesem Ausführungsbeispiel wurde die filmartige Cu-Schicht unter Verwendung der Hochdruckeinbettungstechnik in dem Verbindungsloch 44 mit einem hohen Geometrieverhältnis eingebettet. Folglich ergab sich, daß die Hochdruckeinbettungstechnik eine stark verbesserte Einbettungseigenschaft für das Verbindungsloch mit einem hohen Geometrieverhältnis und einem kleinen Öffnungsdurchmesser bereitstellt. Die Erfinder führten die Einbettung unter Veränderung von Öffnungsdurchmesser und Geometrieverhältnis durch, und maßen die Ausbeute des derart hergestellten vielschichtigen Leiterbahnaufbaus. Sie fanden heraus, daß ein Geometrieverhältnis von 1,0 bis 5,0 erwünscht ist, und daß ein Öffnungsdurchmesser von nicht mehr als 0,6 µm erwünscht ist.
Falls das Verbindungsloch mit einem geringen Geometrieverhältnis und einem großen Öffnungsdurchmesser ausgebildet wird, wie es in Fig. 6B gezeigt ist, gibt es eine Neigung zur Ausbildung einer Lücke. Wenn jedoch die Einbettung für das Verbindungsloch mit einem hohen Geometrieverhältnis und einem kleinen Öffnungsdurchmesser erfolgt, wie es in Fig. 6A gezeigt ist, kann diese ohne Lücke und mit hoher Zuverlässigkeit ausgeführt werden, indem das Geometrieverhältnis und der Öffnungsdurchmesser in dem vorstehenden Bereich ausgewählt werden. Dies stellt eine sehr wirkungsvolle Maßnahme für die Kleinstgerätetechnologie dar. Daher kann unter Verwendung einer derartigen Technik ein winziger und zuverlässiger vielschichtiger Leiterbahnaufbau erhalten werden.
Im übrigen kann die Hochdruckeinbettungstechnik auf ein Verfahren angewendet werden, bei dem eine einen organischen Bestandteil aus Metall wie etwa Kupfer enthaltende Lösung auf eine Substratoberfläche aufgebracht wird und unter einem bestimmten Druck erhitzt wird, so daß eine leitende filmartige Schicht in einem Verbindungsloch eingebettet wird.
Obwohl der in dem Verbindungsloch und der Leiterbahnstruktur eingebettete metallische Stopfen in demselben Schritt ausgebildet wurden, kann zudem bei diesem Ausführungsbeispiel die als oberste Leiterbahnschicht dienende leitende filmartige Schicht auf der Oberfläche ausgebildet werden.
Wie aus Fig. 7A ersichtlich ist, werden metallische Stopfen 32 und 34 in den Verbindungslöchern 42 bzw. 44 eingebettet. Danach wird gemäß Fig. 7B auf der isolierenden filmartigen Zwischenschicht 26 und den metallischen Stopfen 32 und 34 eine oberste Leiterbahnschicht 28 durch einen Sputtervorgang oder eine CVD-Technik ausgebildet. Der unbenötigte Abschnitt der obersten Leiterbahnschicht 28 wird weggeätzt.
Das durch sowohl die isolierende filmartige Zwischenschicht 26 als auch die isolierende filmartige Zwischenschicht 22 ausgebildete Verbindungsloch weist ein hohes Geometrieverhältnis auf. Wenn der metallische Stopfen 34 in das Verbindungsloch 44 eingebettet wird, muss daher zur Sicherstellung seiner Verbindung mit der untersten Leiterbahnschicht 28 eine besondere Beobachtung erfolgen. Damit der metallische Stopfen 34 in dem in Fig. 7A gezeigten Schritt eingebettet wird, wird eine zur Ausbildung des Verbindungsloches 44 mit einem hohen Geometrieverhältnis geeignete Technik (beispielsweise eine Hochdruckeinbettungstechnik, ein MOCVD-Verfahren (metallorganische Gasphasenabscheidung, ein Laser-CVD-Verfahren, ein Plattierungsverfahren, usw.) verwendet.
Gemäß diesem Ausführungsbeispiel wird der metallische Stopfen 34 über der Zwischenleiterbahnschicht 24 kontaktiert. Im Gegensatz zum Stand der Technik ist es daher nicht nötig, die Verbindungsschicht 7 (Fig. 11) zum Verbinden der oberen und unteren Stopfen auszubilden. Somit sind das Intervall L1 zwischen der Zwischenleiterbahnschicht 24 und der Mitte des metallischen Stopfens 34 und das Intervall L2 zwischen den jeweiligen Mitten der metallischen Stopfen 34 in Abhängigkeit von dem vorstehenden Intervall A und der Breite B des metallischen Stopfens 34 bestimmt. Daher kann im Vergleich zum Stand der Technik (Fig. 11) die Chipgröße um einen derartigen Grad reduziert werden, daß die Verbindungsschicht aus den metallischen Stopfen heraustritt.
Bei dem vorstehenden Ausführungsbeispiel wurde die Erfindung auf einen dreischichtigen Leiterbahnaufbau angewendet. Die Erfindung kann jedoch auf ähnliche Weise auf einen vier- oder mehrschichtigen Leiterbahnaufbau angewendet werden. In diesem Fall kann ein metallischer Stopfen 34a über zwei oder mehr Zwischenleiterbahnschichten 24 kontaktiert werden.
Falls die mit dem unteren Ende des über zumindest einer Leiterbahnschicht kontaktierten metallischen Stopfens verbundene Leiterbahnschicht als erste Leiterbahnschicht bezeichnet wird, die mit dem oberen Ende des metallischen Stopfens verbundene Leiterbahnschicht als dritte Leiterbahnschicht bezeichnet wird, und die zwischen der ersten Leiterbahnschicht und der zweiten Leiterbahnschicht ausgebildete Leiterbahnschicht als zweite Leiterbahnschicht bezeichnet wird, wie es beispielsweise in Fig. 8 gezeigt ist, kann zudem die erste Leiterbahnschicht nicht durch die unterste Leiterbahnschicht 18 sondern die Zwischenleiterbahnschicht gebildet werden, wohingegen die dritte Leiterbahnschicht nicht durch die oberste Leiterbahnschicht 28 sondern durch die Zwischenleiterbahnschicht 24b gebildet werden kann. Dabei sollte zur Kenntnis genommen werden, daß die zweite Leiterbahnschicht stets durch die Zwischenleiterbahnschicht 24a, 24b, usw. gebildet wird.
Ausführungsbeispiel 2
Nachstehend wird das zweite Ausführungsbeispiel beschrieben.
Im einzelnen erfolgt die Beschreibung der Anwendung eines erfindungsgemäßen Ausbildungsverfahrens für einen vielschichtigen Leiterbahnaufbau auf eine einen ferromagnetischen Speicher verwendende Halbleiterspeichervorrichtung (FERAM), wie es in Fig. 9 gezeigt ist.
Die Halbleiterspeichervorrichtung beinhaltet einen Speicherzellenabschnitt 100, in dem FRAMs in einer regelmäßigen Anordnung angeordnet sind, und einen logischen Abschnitt aus CMOS-Schaltungen. Bei einer derartigen Halbleiterspeichervorrichtung sind eine aus einem MOSFET 50 zum Schalten und einem damit verbundenen ferroelektrischen Kondensator 60 zusammengesetzte Speicherzelle und ein als eine CMOS-Schaltung dienendes Schaltungselement 70 wie etwa ein MOSFET als individuelle Schaltungselemente ausgebildet, und es ist eine Zwischenleiterbahnschicht 81 ausgebildet.
Zudem sind Verbindungslöcher in die oberste Schicht und ihre Umgebung ausgebildet. Durch die vorstehend beschriebene Hochdruckeinbettungstechnik werden leitende Stopfen 54 und 64 in die Verbindungslöcher zur Ausbildung von Leiterbahnverbindungen eingebettet.
Im einzelnen ist bei der Speicherzelle der einen Schalttransistor bildende MOSFET 50 aus Source-/Drain­ bereichen 51 zusammengesetzt (welche dotierstoffdiffundierte Bereiche sind, die in ein Siliziumsubstrat 90 durch die Isolierung einer filmartigen Elementisolationsschicht ausgebildet sind), und der ferroelektrische Kondensator 60 weist eine zwischen eine untere Elektrode 61 und eine obere Elektrode 63 dazwischengeschichtete ferroelektrische filmartige Schicht 62 aus PZT auf der das Substrat bedeckenden isolierenden filmartigen Schicht 82 auf. Einer der Source-/Drainbereiche 51 des Schalttransistors 50 ist mit der oberen Elektrode des ferroelektrischen Kondensators derart verbunden, daß die leitenden Stopfen 54, 64 mit der obersten Leiterbahnschicht 58 verbunden sind.
Andererseits ist bei dem CMOS-Logikabschnitt der MOSFET 70 aus Source-/Drainbereichen 71A, 71B, welche in das Siliziumsubstrat 90 ausgebildete dotierstoffdiffundierte Bereiche sind, und einer durch eine filmartige Gateisolationsschicht ausgebildete Gateelektrode 72 zusammengesetzt. Bei diesem Abschnitt ist die Leiterbahnverbindung ebenso auf der Substratoberfläche derart ausgebildet, daß die in den Verbindungslöchern ausgebildeten leitenden Stopfen 54 und 74 mit der Leiterbahnschicht 78 verbunden sind.
Nachstehend wird das Verfahren zur Herstellung der Speichervorrichtung beschrieben.
Zunächst werden mittels herkömmlicher Techniken MOSFETs in dem Siliziumsubstrat 90 mit den durch LOCOS ausgebildeten isolierenden filmartigen Isolationsschichten 91 ausgebildet.
Auf der sich ergebenden Oberfläche wird eine isolierende filmartige Schicht ausgebildet, zudem werden eine notwendige Leiterbahnschicht 81 und eine isolierende filmartige Zwischenschicht 82 aus einem filmartigen Siliziumoxid ausgebildet.
Eine Maskenstruktur wird auf ein Mal auf der gesamten Oberfläche des filmartigen Siliziumoxids 82 durch Photolithografie ausgebildet. Danach werden Kontaktlöcher H durch RIE ausgebildet.
Durch die Hochdruckeinbettungstechnik werden metallisch leitende, filmartige Schichten in die Kontaktlöcher eingebettet, und durch Photolithografie werden metallisch leitende Stopfen 54, 64 und 74 und metallische Leiterbahnschichten 58 und 78 ausgebildet.
Gemäß dem vorstehend beschriebenen Verfahren können nahezu alle Leiterbahnverbindungen zwischen den individuellen Elementen in der Umgebung der obersten Schicht ausgebildet werden. Daher kann die Wiederholungsanzahl der Photolithografieschritte in hohem Ausmaß reduziert werden. Es ist keine Maskenausrichtung erforderlich, so daß kein Spielraum zur Reduktion der Zellengröße erforderlich ist. Auch bei dem CMOS-Logikabschnitt kann der Spielraum für die Zusammenschaltung in hohem Ausmaß reduziert werden, so daß die in Anspruch genommene Fläche vermindert und die Dicke verringert werden kann.
In Fig. 10 ist zum Vergleich eine bekannte Halbleiterspeichervorrichtung unter Verwendung von Verbindungsanschlussflächen gezeigt. Bei Fig. 10 bezeichnen gleiche Bezugszeichen die gleichen Teile gemäß Fig. 9.
Wie aus den Fig. 9 und 10 ersichtlich ist, kann erfindungsgemäß die in Anspruch genommene Fläche in hohem Ausmaß reduziert werden.
Wie vorstehend gezeigt ist, ist bei einem vielschichtigen Leiterbahnaufbau keine verbindende Schicht zum Verbinden von oberen und unteren metallischen Stopfen erforderlich, da ein metallsicher Stopfen 34 über einer Zwischenleiterbahnschicht 24 kontaktiert ist. Daher sind das Intervall L1 zwischen der Zwischenleiterbahnschicht 24 und der Mitte des metallischen Stopfens 34 und das Intervall L2 zwischen den entsprechenden Mitten der benachbarten metallischen Stopfen 34 nicht in Abhängigkeit von der Breite der Verbindungsschicht bestimmt. Demzufolge können diese Intervalle im Vergleich zum Stand der Technik reduziert werden. Dies ermöglicht eine Reduktion der Chipgröße.

Claims (10)

1. Halbleitervorrichtung mit:
einer untersten Leiterbahnschicht (18);
einer obersten Leiterbahnschicht (28);
zumindest einer Zwischenleiterbahnschicht (24) zwischen der untersten Leiterbahnschicht (18) und der obersten Leiterbahnschicht (28); und
einem Stromdurchgang, der die unterste und die oberste Schicht verbindet, wobei der Stromdurchgang einen leitenden Stopfen (20) aufweist, der über der zumindest einen Zwischenleiterbahnschicht (24) kontaktiert ist.
2. Halbleitervorrichtung nach Anspruch 1, wobei der leitende Stopfen aus einer filmartigen leitenden Schicht ausgebildet ist, die in einem Verbindungsloch durch eine Hochdruckeinbettungstechnik ausgebildet ist, dabei ist das Verbindungsloch in einer die unterste Leiterbahnschicht und die Zwischenleiterbahnschicht isolierenden Schicht ausgebildet.
3. Halbleitervorrichtung nach Anspruch 1, wobei das Verbindungsloch vorzugsweise ein Geometrieverhältnis von 1,0 bis 5,0 aufweist.
4. Halbleitervorrichtung nach Anspruch 1, wobei das Verbindungsloch einen Öffnungsdurchmesser innerhalb eines Bereiches von 0,2 bis 1,0 µm aufweist.
5. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Ausbildung einer ersten Leiterbahnschicht (18) auf einem Halbleitersubstrat (12);
aufeinanderfolgendes Ausbilden auf der ersten Leiterbahnschicht (18) von einer ersten isolierenden filmartigen Zwischenschicht (22), einer zweiten Leiterbahnschicht (24) und einer zweiten isolierenden filmartigen Zwischenschicht (26);
Ausbilden eines Verbindungslochs (44) in der ersten isolierenden filmartigen Zwischenschicht (22) und der zweiten isolierenden filmartigen Zwischenschicht (26), so daß die erste Leiterbahnschicht (18) über die zweite Leiterbahnschicht (24) erreicht wird; und
Einbetten eines leitenden Stopfens (34) in das Verbindungsloch (44) und Ausbilden einer dritten Leiterbahnschicht (28) darauf.
6. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 5, wobei der Schritt zur Einbettung eines leitenden Stopfens ein Schritt zur Einbettung einer leitenden filmartigen Schicht durch die Hochdruckeinbettungstechnik ist.
7. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 5, wobei das Verbindungsloch vorzugsweise ein Geometrieverhältnis von 1,0 bis 5,0 aufweist.
8. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 5, wobei das Verbindungsloch vorzugsweise einen Öffnungsdurchmesser innerhalb eines Bereiches von 0,2 bis 1,0 µm aufweist.
9. Verfahren zur Herstellung einer Halbleitervorrichtung, die einen aus einem MOSFET (50) zum Schalten und einem damit verbundenen Kondensator (60) zusammengesetzten Speicherzellenabschnitt und einen eine CMOS-Schaltung beeinhaltenden logischen Abschnitt beinhaltet, die Halbleitervorrichtung ist versehen mit:
einem Halbleitersubstrat (90), in das MOSFETs zum Schalten (50) und eine CMOS-Schaltung (70) ausgebildet werden;
einen Kondensator (60), der durch eine auf einer Oberfläche des Halbleitersubstrates (90) ausgebildete erste isolierende Zwischenschicht (82) ausgebildet ist;
eine zweite isolierende filmartige Schicht, die den Kondensator und das gesamte Halbleitersubstrat bedeckt; und
leitende Stopfen (54, 74), die durch die erste und die zweite isolierende filmartige Schicht durchgehend ausgebildet sind, wobei der Kondensator und die MOSFETs verbunden sind, indem die leitenden Stopfen miteinander auf einer obersten Schicht (78) auf der zweiten isolierenden Schicht verbunden sind.
10. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 9, wobei der Kondensator ein ferroelektrischer Kondensator ist.
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