JP4943691B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、ＣＯＧ実装に用いる半導体装置に関する。
近年、液晶パネルは、テレビやパソコンモニタといった比較的大型なディスプレイにとどまらず、携帯電話機等の小型ディスプレイなど、様々な分野で利用され、表示用ディスプレイとしての大きな役割を果たしている。なかでも、ＭＰ３等の各種メディア、携帯ゲームなどの成長は目覚しく、それに伴い小型・軽量化や低コスト化のニーズがますます強くなっている。
ところで、液晶ディスプレイを駆動するドライバＩＣ（ＩＣチップ）は、近年、駆動回路や電源回路などの複数の回路が１チップ化されている。ドライバＩＣの実装方法として、ＱＦＰ（Ｑｕａｄ ｆｌａｔｐａｃｋａｇｅ）タイプ、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）タイプのドライバＩＣが搭載されたキャリアフィルムを液晶パネルに接続するＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）実装だけでなく、ドライバＩＣを液晶パネルのガラス基板上に直接実装したＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）実装が増加している。ＣＯＧ実装にすることで、液晶ディスプレイの高詳細化や、より薄型、軽量、コンパクト化のためにピンの接続ピッチのファイン化に対応することができ、また、使用材料や工数が少なく低コスト化が期待できる。
ここで、ＣＯＧ実装について図面を用いて説明する。図９は、従来例１に係る半導体装置（ＩＣチップ）の構成を示した概略図であり、（ａ）は裏面側の平面図、（ｂ）は半導体装置のＸ−Ｘ´間の部分断面図である。図１０は、従来例１に係る半導体装置（ＩＣチップ）をガラス基板にＣＯＧ実装したときの構成を示した概略図であり、（ａ）は平面図であり、（ｂ）はＹ−Ｙ´間の部分断面図である。
ＣＯＧ実装では、ＣＯＧ実装用のＩＣチップ１１０の端子１１２上にバンプ１１３（Ａｕなど）を形成し（図９参照）、導電粒子１２２を接着剤１２１中に分散した異方性導電膜１２０（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）をＩＣチップ１１０とガラス基板１３０の間に挟み、ツール（図示せず）を用いて加熱加圧を行うことで、バンプ１１３および導電粒子１２２を介してＩＣチップ１１０の端子１１２とガラス基板１３０上に形成された端子１３１とを電気的に接続し、接着剤１２１により端子１１２、１３１間の固定保持を行う（図１０参照）。ＣＯＧ実装では、圧接時のバランスが非常に重要である。圧接バランスの悪いものを実装しようとすると、ツール（図示せず）にて押さえた際に荷重が偏り、チップ割れ、ガラス基板１３０上の配線（図示せず）の切断、または異方性導電膜１２０が十分につぶれず、端子１１２、１３１間の電気的な接続不良を引き起こす可能性があるからである。端子配置を検討する際には、接続強度及び接続抵抗等を考慮して、１チップ当たりの端子面積が所定の面積以上となるようにサイズ、個数を決定し、かつ実装時にチップが傾かないようなバランスで端子配置を行わなければならない。
次に、複数の回路が１チップ化された従来のＩＣチップについて図面を用いて説明する。図１１〜図１３は、従来例２〜４に係る半導体装置（ＩＣチップ）の構成を模式的に示した裏面側の平面図である。
図１１（従来例２）を参照すると、このＩＣチップ１１０は、裏面の長さ方向（長手方向）の一の端部の近傍に２列で千鳥配置された第１出力端子１１２ａおよび第２出力端子１１２ｂを有し、裏面の長さ方向（長手方向）の他の端部の近傍に１列に配置された入力端子１１２ｃを有する。また、ＩＣチップ１１０は、第２出力端子１１２ｂと入力端子１１２ｃの間にロジック回路部１１１と追加回路部１１４が幅方向（短手方向）に並んで配置される。長さ方向（長手方向）サイズについては出力端子数により決まる。
図１２（従来例３）を参照すると、このＩＣチップ１１０は、従来例２と同様に第１出力端子１１２ａ、第２出力端子１１２ｂ、および入力端子１１２ｃが配置され、第２出力端子１１２ｂと入力端子１１２ｃの間にロジック回路部１１１と追加回路部１１４が幅方向（短手方向）に並んで配置される。なお、追加回路部１１４は、実使用制約の範囲で配置される。追加回路部１１４の近傍には、実装上の問題から、第１出力端子１１２ａおよび第２出力端子１１２ｂと同様に出力側に２列に千鳥配置された補強用のダミー端子１１２ｄが配置されるとともに、入力端子１１２ｃと同様に入力側には追加端子１１２ｅが配置される。従来例３によれば、従来例２と比べて幅方向（短手方向）についてはチップサイズを小さくすることができ、かつ、入力端子数を増やし端子の面積を多く取ることができるため接触抵抗の低減が可能である。
図１３（従来例４）を参照すると、このＩＣチップ１１０は、特許文献１で開示されている事例であり、内側の第２出力端子１１２ｂを横長の長方形としたものである。第２出力端子１１２ｂは、接続強度及び接続抵抗等の理由による所定の面積を保持し、第１出力端子１１２ａ同士の幅およびギャップ間距離を保ちながら第２出力端子１１２ｂの縦幅を短くすることで、ＩＣチップ１１０内のレイアウト可能な領域を広げている。
特開平１１−１８３９２２号公報
しかしながら、従来のＩＣチップのような構成では、チップを実装する面積が広くなるため、部品点数を削減できるものの、パネルの多面取りを行ったコスト低減は難しいといった課題もある。また、ダミー端子を有するＩＣチップでは、内側にある第２出力端子（図１２の１１２ｂ）により、ＩＣチップ内部のレイアウト可能な領域が狭められていた。
詳しく説明すると、ＣＯＧ実装を行うことで、部品点数を少なくすることができるが、ガラス基板にチップを実装する分の面積を必要とするため、ガラス基板の多面取りの面からのコストダウンは難しいという問題点がある。今後、複数の回路の１チップ化が進み、機能追加に伴う回路素子の追加を行う際、従来例２（図１１参照）や従来例４（図１３参照）で示されるように、幅方向（短手方向）へのチップサイズが大きくなってしまう構成であると、実装するためのガラス基板でのロス面積を大きく広げてしまう。そこで、従来例３（図１２参照）で示されるように実使用制約の範囲で長手側に追加回路部を配置するような構造とし、ガラス基板上のロス面積を少なくすることも考えられるが、実装上の問題で端子数を多く配置する必要がある。入力端子数を増やした場合、端子数の割り振りによって接触抵抗等を低減することができるというメリットがあるが、出力端子については各端子でばらつきがあってはいけないため、補強用のダミー端子が増えることになる。従来例３では出力端子１１２ａ、１１２ｂが千鳥配置されていた場合、ダミー端子１１２ｄについても全て千鳥配置としている。この場合、ダミー端子１１２ｄのうち内側に配された端子により、回路素子のレイアウト可能な領域を狭めてしまっている（図１２参照）。その結果、追加回路部１１４以上のチップサイズ増大が必要となり、最も有効な製造コスト削減とはならない。
本発明の主な課題は、圧接時のバランスを保つために補強用のダミー端子を設けたとしても、チップ上により多くの回路素子を設けることができる半導体装置を提供することにある。
本発明の一視点においては、半導体装置において、チップの一の端部の近傍に複数列で千鳥配置された第１のパターンで配置された端子群と、前記チップの前記一の端部の近傍であって前記端子群が配置された領域とは別の領域に配置されるとともに、前記第１のパターンの列よりも少ない列で配置された第２のパターンで配置されたダミー端子と、を備え、前記ダミー端子のチップ短手方向の幅は、前記端子群における端子のチップ短手方向の幅よりも狭いことを特徴とする。
本発明（請求項１−８）によれば、チップサイズを変更することなしに、機能追加を行うことができる。また、レイアウトの自由度が増し、能力、機能を向上させることができる。つまり、ダミー端子の配列を信号が供給される端子の配列を変更することで、回路部の面積を増加させることができる。
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した裏面側の平面図である。
半導体装置１０として、例えば、液晶駆動用電源内蔵ゲートドライバＩＣチップを挙げる。半導体装置１０は、長さ方向（長手方向）にゲートドライバ部１１と電源部１４が並んで配置される。半導体装置１０は、裏面側であってゲートドライバ部１１の長さ方向（長手方向）の一の端部の近傍に２列で千鳥配置された第１出力端子１２ａおよび第２出力端子１２ｂを有し、裏面側であってゲートドライバ部１１の長さ方向（長手方向）の他の端部の近傍に１列に配置された入力端子１２ｃを有する。半導体装置１０は、裏面側であって電源部１４の長さ方向（長手方向）の一の端部の近傍に第１出力端子１２ａと同様に１列に配置された補強用のダミー端子１２ｄを有し、裏面側であって電源部１４の長さ方向（長手方向）の他の端部の近傍に入力端子１２ｃと同様に１列に配置された追加端子１２ｅを有する。半導体装置１０において、電源部１４の長さ方向（長手方向）の一の端部の近傍には第２出力端子１２ｂと同様なダミー端子を有さず、電源部１４のレイアウト領域が第２出力端子１２ｂの列の部位にまで拡大されている。
ここで、ダミー端子１２ｄとは、主に圧接時のチップのバランスを保つことを目的に配置する端子である。このダミー端子１２ｄは、信号や電源のために通常必要とされる端子と、サイズや形状が異なっていてもよい。このダミー端子１２ｄは、通常、チップ上の回路素子や外部パッドと接続されない。ただし、電源がダミー端子１２ｄ経由でチップ上の回路素子に供給されてもよい。
実施形態１によれば、ゲートドライバ部１１の出力端子１２ａ、１２ｂを千鳥配置することで、幅方向（短手方向）への端子配置を狭くすることができるため、チップ面積を小さくできる。また、従来のゲートドライバ部１１の出力端子１２ａ、１２ｂと同様に２列で千鳥配置されていたダミー端子領域の一部を、所定の面積を保持できるよう端子サイズを考慮し、ダミー端子１２ｄを１列に配置することで、これまで千鳥配置された２列目のダミー端子領域の分だけレイアウト可能な領域を広げることができ、ガラス基板の面積ロスが少なくなる。
また、レイアウト領域が広がることによって、機能の追加を行うことができ、例えば、電源部においてアンプ等の出力段トランジスタのサイズを大きくすることができる。その結果、チップサイズを変更することなく負荷電流能力を向上させたＩＣを設計することが可能となる。
さらに、レイアウトの自由度が増すことで、機能の向上とチップサイズの縮小といった一般的には相反することも実現できる可能性がある。
（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図２は、本発明の実施形態２に係る半導体装置の構成を模式的に示した裏面側の平面図である。実施形態２の半導体装置１０は実施形態１を改良したものであり、ダミー端子１２ｄが所定の面積を保持しているという条件を考慮し、ダミー端子１２ｄが第１出力端子１２ａに比べて基板の幅方向（短手方向）の幅よりも狭い形状としている。実施形態２によれば、実施形態１と比べて、端子間隔の数が少なくなり、基板の幅方向（短手方向）のダミー端子サイズを小さくすることができるため、よりチップ内のレイアウト可能領域を広げることができる。その結果、電源部１４の能力を向上させることが可能となる。
（実施形態３）
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図３は、本発明の実施形態３に係る半導体装置の構成を模式的に示した裏面側の平面図である。実施形態３の半導体装置１０は実施形態２を改良したものであり、ダミー端子１２ｄが所定の面積を保持しているという条件を考慮し、ダミー端子１２ｄを基板の長さ方向（長手方向）へ長い形状とした１つの端子としている。実施形態３によれば、実施形態２と同様の効果を奏する。
（実施形態４）
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図４は、本発明の実施形態４に係る半導体装置の構成を模式的に示した裏面側の平面図である。実施形態４の半導体装置１０は、ダミー端子１２ｄの面積を所定量保持し、電源部１４のレイアウト領域が第１出力端子１２ａの列の部位にも配されている。実施形態４によれば、レイアウト設計を行うにあたり、最も有効的な領域を確保することができ、電源部の能力を向上させることが可能となる。
（実施形態５〜７）
本発明の実施形態５〜７に係る半導体装置について図面を用いて説明する。図５〜７は、本発明の実施形態５〜７に係る半導体装置の構成を模式的に示した裏面側の平面図である。
実施形態５に係る半導体装置１０は、電源内蔵ゲートドライバＩＣに関わらず、回路素子部を有効にレイアウト設計するために、出力端子１２ａ、１２ｂよりなる出力端子群１２ｆと、ダミー端子１２ｄとが基板の長さ方向（長手方向）に並んだ構成としている（図５参照）。
実施形態６に係る半導体装置１０は、電源内蔵ゲートドライバＩＣに関わらず、回路素子部を有効にレイアウト設計するために、出力端子１２ａ、１２ｂよりなる出力端子群１２ｆと出力端子群１２ｇの間にダミー端子１２ｄが配された構成としている（図６参照）。
実施形態７に係る半導体装置１０は、電源内蔵ゲートドライバＩＣに関わらず、回路素子部を有効にレイアウト設計するために、ダミー端子１２ｄとダミー端子１２ｈの間に、出力端子１２ａ、１２ｂよりなる出力端子群１２ｆが配された構成としている（図７参照）。
実施形態５〜７によれば、２列の千鳥配置とすることで効果的にレイアウト設計を行える部分（出力端子群）と、１列のストレートに配置することで効果的にレイアウト設計を行うことができる部分（ダミー端子領域）とを組み合わせることで、チップサイズを大きくすることなしに、様々な能力、機能を持ったＩＣを設計することができる。
（実施形態８）
本発明の実施形態８に係る半導体装置について図面を用いて説明する。図８は、本発明の実施形態８に係る半導体装置の構成を模式的に示した裏面側の平面図である。実施形態８に係る半導体装置１０は、また、出力端子群１２ｆ側と同様に入力端子群１２ｋ側についても、入力端子群１２ｋの両隣にダミー端子１２ｉ、１２ｊが配されている。実施形態８によれば、入力端子群１２ｋ側についてもチップバランス、面積を考慮に入れた形状とすることで、より機能を拡張することができる。
本発明の実施形態１に係る半導体装置の構成を模式的に示した裏面側の平面図である。 本発明の実施形態２に係る半導体装置の構成を模式的に示した裏面側の平面図である。 本発明の実施形態３に係る半導体装置の構成を模式的に示した裏面側の平面図である。 本発明の実施形態４に係る半導体装置の構成を模式的に示した裏面側の平面図である。 本発明の実施形態５に係る半導体装置の構成を模式的に示した裏面側の平面図である。 本発明の実施形態６に係る半導体装置の構成を模式的に示した裏面側の平面図である。 本発明の実施形態７に係る半導体装置の構成を模式的に示した裏面側の平面図である。 本発明の実施形態８に係る半導体装置の構成を模式的に示した裏面側の平面図である。 従来例１に係る半導体装置（ＩＣチップ）の構成を示した概略図であり、（ａ）は裏面側の平面図、（ｂ）は半導体装置のＸ−Ｘ´間の部分断面図である。 従来例１に係る半導体装置（ＩＣチップ）をガラス基板にＣＯＧ実装したときの構成を示した概略図であり、（ａ）は平面図であり、（ｂ）はＹ−Ｙ´間の部分断面図である。 従来例２に係る半導体装置（ＩＣチップ）の構成を模式的に示した裏面側の平面図である。 従来例３に係る半導体装置（ＩＣチップ）の構成を模式的に示した裏面側の平面図である。 従来例４に係る半導体装置（ＩＣチップ）の構成を模式的に示した裏面側の平面図である。
符号の説明
１０、１１０ 半導体装置（ＩＣチップ）
１１、１１１ ゲートドライバ部（ロジック回路部）
１２ａ、１１２ａ 第１出力端子
１２ｂ、１１２ｂ 第２出力端子
１２ｃ、１１２ｃ 入力端子
１２ｄ、１２ｈ、１２ｉ、１２ｊ、１１２ｄ ダミー端子
１２ｅ、１１２ｅ 追加端子
１２ｆ、１２ｇ、１１２ｆ 出力端子群
１２ｋ、１１２ｋ 入力端子群
１４、１１４ 電源部（追加回路部）
１１２ 端子
１１３ バンプ
１２０ 異方性導電膜
１２１ 接着剤
１２２ 導電粒子
１３０ ガラス基板
１３１ 端子
１３２ 液晶画面部

Claims (8)

  1. チップの一の端部の近傍に複数列で千鳥配置された第１のパターンで配置された端子群と、
    前記チップの前記一の端部の近傍であって前記端子群が配置された領域とは別の領域に配置されるとともに、前記第１のパターンの列よりも少ない列で配置された第２のパターンで配置されたダミー端子と、
    を備え、
    前記ダミー端子のチップ短手方向の幅は、前記端子群における端子のチップ短手方向の幅よりも狭いことを特徴とする半導体装置。
  2. 前記ダミー端子の近傍であって前記端子群の長さ方向の隣に回路素子部が配されることを特徴とする請求項１記載の半導体装置。
  3. 前記ダミー端子は、前記端子群の長さ方向の片隣に配されることを特徴とする請求項１又は２記載の半導体装置。
  4. 前記ダミー端子は、前記端子群のうち第１端子群と第２端子群の間に配されることを特徴とする請求項１又は２記載の半導体装置。
  5. 前記ダミー端子は、前記端子群の長さ方向の両隣に配されることを特徴とする請求項１又は２記載の半導体装置。
  6. 前記ダミー端子と前記端子群の間に回路素子部が配されることを特徴とする請求項１又は２記載の半導体装置。
  7. 前記端子群は、出力端子群および入力端子群の一方又は両方に適用されることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
  8. ＣＯＧ実装に用いられることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI394120B (zh) * 2008-08-26 2013-04-21 Au Optronics Corp 驅動積體電路晶片以及平面顯示器之顯示基板
US8299631B2 (en) * 2008-09-01 2012-10-30 Sharp Kabushiki Kaisha Semiconductor element and display device provided with the same
JP2010177563A (ja) * 2009-01-30 2010-08-12 Renesas Electronics Corp 表示駆動用半導体装置
JP5452290B2 (ja) * 2010-03-05 2014-03-26 ラピスセミコンダクタ株式会社 表示パネル
WO2012090817A1 (ja) 2010-12-27 2012-07-05 シャープ株式会社 表示装置およびその製造方法
US9318454B2 (en) * 2012-10-11 2016-04-19 Sharp Kabushiki Kaisha Drive chip and display apparatus
KR20150011627A (ko) * 2013-07-23 2015-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2015198122A (ja) * 2014-03-31 2015-11-09 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置
CN104392976A (zh) * 2014-10-11 2015-03-04 合肥京东方光电科技有限公司 一种驱动芯片及显示装置
KR20180074264A (ko) 2016-12-23 2018-07-03 엘지디스플레이 주식회사 전자 장치 및 이를 포함하는 표시 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10308413A (ja) * 1997-05-07 1998-11-17 Casio Comput Co Ltd 電子部品及び電子部品搭載モジュール
JPH11183922A (ja) 1997-12-25 1999-07-09 Citizen Watch Co Ltd 集積回路
JP4007779B2 (ja) * 2001-08-29 2007-11-14 株式会社 日立ディスプレイズ 液晶表示装置
JP3708467B2 (ja) * 2001-09-26 2005-10-19 株式会社日立製作所 表示装置
JP2004134471A (ja) * 2002-10-09 2004-04-30 Renesas Technology Corp 半導体装置及びその製造方法
KR101051013B1 (ko) * 2003-12-16 2011-07-21 삼성전자주식회사 구동 칩 및 이를 갖는 표시장치

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