JP4004456B2 - 半導体装置 - Google Patents

Description

本発明は、主面上に半導体集積回路素子が形成された半導体チップと表示デバイスとがフリップチップボンディング方式によりＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装されて成る半導体装置に関するものである。

近年、液晶表示デバイスおよびそれを駆動する半導体チップの低コスト化、小型化を図るため、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｏｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて、半導体チップと液晶表示デバイスとがフリップチップボンディング方式により接続されるＣＯＧ実装が多く用いられてきている。

また、さらなる低コスト化、小型化を図るため、ＣＯＧ実装に用いる突起電極（バンプ）を、保護回路を構成するダイオード領域上や駆動回路を構成するトランジスタ領域上に配置するものがある（例えば、特許文献１参照）。

以下、ＡＣＦを用いてＣＯＧ実装された半導体装置について図７および図８を参照しながら説明する。
図７の断面図に示すように、複数のバンプ２が形成された半導体チップ１が、表示デバイス３１の上にフリップチップボンディング方式により接続されている。この時、表示デバイス３１上には、複数のバンプ２に相対する位置にそれぞれ電極３２が形成されている。半導体チップ１と表示デバイス３１の間には、例えばＡＣＦ３４があり、半導体チップ１を固定している。

図８に図７のＢ部を拡大した断面図を示す。
図８において、ＡＣＦ３４は樹脂３６の中に導電粒子３５が混合された構成になっている。ＣＯＧ実装の時には、半導体チップ１のバンプ２と表示デバイス３１の電極３２を互いに位置合わせし、半導体チップ１と表示デバイス３１の間にＡＣＦ３４をはさんで、半導体チップ１の裏面から加熱しながら加圧する。この時、バンプ２と電極３２にはさまれている導電粒子３５は、加圧により押しつぶされ弾性変形する。この導電粒子３５の弾性変形が元に戻ろうとする復元力により、導電粒子３５とバンプ２、導電粒子３５と電極３２がそれぞれお互いに強く押しつけられ、電気的な導通が得られる。

一方、樹脂３６は、加熱により硬化するとともに、硬化収縮反応をおこす。これにより、半導体チップ１が固定されるとともに、半導体チップ１と表示デバイス３１を引きつけ合う残留応力を発生させる。樹脂３６が硬化後に半導体チップ１の裏面からの加圧を解除しても、この残留応力により導電粒子３５とバンプ２、導電粒子３５と電極３２が押しつける力は維持され、電気的な導通も維持される。ＡＣＦ３４を用いたＣＯＧ実装では、バンプ２と電極３２が金属拡散により合金化しておらず、導電粒子３５がバンプ２と電極３２に接触しているだけであるため、半導体チップ１と表示デバイス３１を引きつけ合う残留応力が常に必要である。

次に、前記特許文献１に記載された従来の技術である、駆動回路を構成するトランジスタ領域上にパッドやバンプを配置した半導体装置について図９〜図１１を参照しながら説明する。

図９の平面図に示すように、半導体チップ１上には複数のバンプ２が配置してある。これらのバンプ２を、主として機能で分類すると、入力端子と出力端子に分けることができる。以降の説明では、出力端子を例に、千鳥配置のバンプで説明を進める。

図１０に図９のＣ部を拡大した平面図を示す。通常、バンプ２は、トランジスタや保護ダイオードが形成されていない領域に配置されるが、図１０の例では、バンプ２を半導体チップ１のＰチャネルトランジスタ６またはＮチャネルトランジスタ９上に配置している。これにより、それまでバンプが占めていた半導体チップの領域が不要となり、半導体チップ１の小型化、低コスト化を図ることができる。

図１０の例では、駆動回路を構成するＰチャネルトランジスタ６またはＮチャネルトランジスタ９上にバンプ２を形成している。出力端子のバンプ２は千鳥配置されているため、１個おきにＰチャネルトランジスタ６上にバンプ２が形成される場合と、Ｎチャネルトランジスタ９上にバンプ２が形成される場合が出てくる。

図１１に図１０のＡ−Ａ’断面図を示す。Ｐチャネルトランジスタ６はＮウエル５、Ｐ＋拡散層３、ゲート酸化膜４、そしてゲート酸化膜４の上に形成されたポリシリコン等からなるゲート電極１１等で構成されている。また、Ｎチャネルトランジスタ９はＰウエル８、Ｎ＋拡散層７、ゲート酸化膜４、そしてゲート酸化膜４の上に形成されたポリシリコン等からなるゲート電極１１等で構成されている。図１１では一部省略しているが、配線１３等を用いて結線を行い、駆動回路を構成している。
特開２００１−９３９０６号公報

しかしながら、前記従来の半導体装置では、バンプをトランジスタ上に配置して半導体チップをＣＯＧ実装することによって、バンプには残留応力が加わり、さらにその下のトランジスタにも残留応力が加わる。この残留応力により、トランジスタの電気特性が変動するが、トランジスタの種類やサイズによりこの特性変動量も異なる。そこで隣接する出力端子において、トランジスタの種類やサイズが異なると、同じ残留応力を受けても特性変動量に差異が生じることとなり、半導体チップの出力端子からの信号が隣接端子間で差異を生じ、表示画像に線状のすじが見えてしまうような、表示デバイスの表示品質を劣化させてしまうという問題点があった。

本発明の半導体装置は、前記従来の問題点を解決するもので、トランジスタ上に形成されたバンプを用いて表示デバイスにＣＯＧ実装により接続されて成る半導体装置において、表示デバイスの表示品質の劣化防止することを目的とする。

前記従来の目的を達成するために、本発明の請求項１記載の半導体装置は、異方性導電フィルムを介して半導体チップと基板をフリップチップ実装することにより形成される半導体装置であって、前記基板は前記半導体チップと電気的に接続する千鳥配置の電極を備え、前記半導体チップは、出力バッファを含む集積回路と、前記基板の千鳥配置の電極に対応する位置に配置された前記出力バッファを構成する同じ種類のトランジスタと、前記出力バッファを構成する同じ種類のトランジスタ領域上に形成され前記基板の電極と電気的に接続する千鳥配置の突起電極とを有することを特徴とする。

請求項２記載の半導体装置は、請求項１に記載の半導体装置において、前記突起電極はＰチャネルのトランジスタ領域上に形成することを特徴とする。
請求項３記載の半導体装置は、異方性導電フィルムを介して半導体チップと基板をフリップチップ実装することにより形成される半導体装置であって、前記基板は前記半導体チップと電気的に接続する電極を備え、前記半導体チップは、出力バッファを含む集積回路と、前記出力バッファの最終段のトランジスタを除いた同一トランジスタ領域上に形成され前記基板の電極と電気的に接続する突起電極とを有することを特徴とする。

以上のように、本発明の半導体装置は、駆動回路を構成する複数のトランジスタのうち、同じ種類および同じサイズのトランジスタ上のみにバンプを形成し、残留応力により起こるトランジスタの特性変動量が、隣接出力端子間で差異を生じないようにすることにより、残留応力により出力信号に変動を起こさないようにすることができ、表示デバイスの表示品質の劣化防止することができる。

また、駆動回路を構成する最終段出力トランジスタ上にはバンプを形成せず、最終段出力トランジスタの前段までのトランジスタ上に形成することにより、残留応力により出力信号に変動を起こさないようにすることができ、表示デバイスの表示品質の劣化防止することができる。

本発明の半導体装置は、駆動回路を構成する複数のトランジスタのうち、同じ種類および同じサイズのトランジスタ上のみに回路の出力端子としてバンプを形成することにより、残留応力により起こるトランジスタの特性変動量が、隣接出力端子間で差異を生じないようにするものである。このトランジスタの特性変動量の差異が隣接端子間でなくなれば、あらかじめ変動量を加味した設計をすることで、見かけ上残留応力による影響がないかのように半導体装置をつくることができる。

また、駆動回路を構成する最終段出力トランジスタ上にはバンプを形成せず、最終段出力トランジスタの前段までのトランジスタ上に形成することにより、残留応力により出力信号に変動を起こさないようにするものである。これは、前段のトランジスタはスイッチングの役割をしているため、残留応力により前段のトランジスタの特性が変動しても、出力信号には影響が出ないためである。

以下、本発明の半導体装置における実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１における半導体チップを示す平面図、図２は図１のＡ−Ａ’部分の断面図である。

図１に示すように、本実施の形態の半導体チップ１には、複数の出力端子としてバンプ２が千鳥配置で形成されている。この出力端子となるバンプ２には、各端子毎に出力信号を送り出す出力バッファ回路が接続されている。出力バッファ回路は、Ｐチャネルトランジスタ６とＮチャネルトランジスタ９とのインバータ構成になっている。これらのトランジスタのうち、例えば、出力バッファ回路を構成するＰチャネルトランジスタ６は千鳥配置されたバンプ２の下に形成されている。バンプ２が千鳥配置されているため、Ｐチャネルトランジスタ６も千鳥配置されている。さらに、出力バッファ回路を構成するＮチャネルトランジスタ９は、バンプ２が形成されていない部分に千鳥配置されている。

図２に、図１のＡ−Ａ’部分の断面図を示す。Ｐチャネルトランジスタ６はＮウエル５、Ｐ＋拡散層３、ゲート酸化膜４、そしてゲート酸化膜４の上に形成されたポリシリコンからなるゲート電極１１等で構成されている。図２では一部省略しているが、配線１３等を用いて結線を行いインバータを構成していて、このインバータの出力がパッド１４へ接続されている。

図１に示すように、回路を構成するトランジスタの配置を、バンプ２の配置に合わせて、バンプ２の下には同じＰチャネルトランジスタ６だけを形成することができるようにしている。ここで、バンプ２の下には、Ｎチャネルトランジスタ９だけを形成してもよい。

このようにして、出力バッファ回路上にバンプ２が形成された半導体チップ１は、表示デバイス３１の上にフリップチップボンディング方式により接続される。この時、表示デバイス３１上には、複数のバンプ２に相対する位置にそれぞれ電極３２が形成されている。半導体チップ１は表示デバイス３１上に、例えば、ＡＣＦ３４を用いてＣＯＧ実装される。このＡＣＦ３４の残留応力により起こるトランジスタの特性変動量は、トランジスタの種類やサイズが同じため、隣接出力端子間で差異を生じない。このトランジスタの特性変動量の差異が隣接端子間でなくなれば、あらかじめ変動量を加味した設計をすることで、見かけ上残留応力による影響がないかのように半導体装置をつくることができ、表示デバイスの表示品質の劣化防止することができる。
（実施の形態２）
図３は、本発明の実施の形態２の半導体チップの平面図である。

図３に示すように、本実施の形態の半導体チップ１には、複数の出力端子としてバンプ２が１列配置で形成されている。この出力端子となるバンプ２には、各端子毎に出力信号を送り出す出力バッファ回路が接続されている。出力バッファ回路は、Ｐチャネルトランジスタ６とＮチャネルトランジスタ９とのインバータ構成になっている。これらのトランジスタのうち、例えば、出力バッファ回路を構成するＰチャネルトランジスタ６は１列配置されたバンプ２の下に形成されている。バンプ２が１列配置されているため、Ｐチャネルトランジスタ６も１列配置されている。さらに、出力バッファ回路を構成するＮチャネルトランジスタ９は、バンプ２が形成されていない部分に列配置されている。このようにバンプ２の配置に合わせて、トランジスタを配置することで、図４に示すように、実施の形態１と同じ断面構造をとることができ、トランジスタの種類やサイズが同じため、隣接出力端子間で差異を生じない効果が得られる。ここで、バンプの下にＮチャネルトランジスタ９だけが形成されていてもよい。

さらに、トランジスタのサイズによっては、バンプ２の下に複数のトランジスタが形成される場合がある。この場合も同様である。例えば、ある出力端子のバンプ２の下に３個のトランジスタが形成される場合、それぞれのトランジスタの種類ＡとサイズＢが、Ａ１、Ｂ１、Ａ２，Ｂ２，Ａ３，Ｂ３であったとする。その時、他の出力端子のバンプ２の下にも同様に、それぞれ種類ＡとサイズＢが、Ａ１、Ｂ１、Ａ２，Ｂ２，Ａ３，Ｂ３の３個のトランジスタが形成されていれば、実施の形態１や実施の形態２と同じ効果が得られる。
（実施の形態３）
図５は、本発明の実施の形態３の半導体チップの平面図である。

図５に示すように、本実施の形態の半導体チップ１には、複数の出力端子としてバンプ２が１列配置で形成されている。この出力端子となるバンプ２には、各端子毎に出力信号を送り出す出力バッファ回路が接続されている。出力バッファ回路は、最終段としてＰチャネルトランジスタ２２とＮチャネルトランジスタ２３が使われている。また、最終段のインバータ回路の前段として、トランジスタ２４ａ〜２４ｄ、２５ａ〜２５ｄが使われている。本実施の形態では、バンプ２の下には、最終段のトランジスタ２２、２３を配置せずに、前段のトランジスタ２４ａ〜２４ｄ、２５ａ〜２５ｄを配置している。

図６は前記出力バッファ回路の回路図である。半導体チップ１には、複数の出力端子２１があり、バンプ２に接続されている。図５に示すように、この出力端子２１には、各端子毎に出力信号を送り出す出力バッファ回路が接続されている。例えば、出力バッファ回路の最終段には、Ｐチャネルトランジスタ２２とＮチャネルトランジスタ２３がインバータ構成で使われている。さらに、最終段のトランジスタ２２、２３のゲート端子２６には、前段のトランジスタ２４ａ〜２４ｄ、２５ａ〜２５ｄの出力が接続されている。この回路構成により、出力端子２１の信号の電圧レベルは、最終段のＰチャネルトランジスタ２２とＮチャネルトランジスタ２３の特性で決まる。スイッチングの役割をしている前段のトランジスタ２４ａ〜２４ｄ、２５ａ〜２５ｄの特性が変動しても、最終段のトランジスタ上にはバンプが形成されていないので、出力端子２１の信号の電圧レベルには影響しない。

従って、図５に示すように、バンプ２の下に前段のトランジスタ２４ａ〜２４ｄ、２５ａ〜２５ｄを形成した半導体チップ１を、例えば、ＡＣＦ３４を用いてＣＯＧ実装して、バンプ２に残留応力が加わったとしても、最終段のトランジスタ上にはバンプが形成されていないので、出力端子２１の信号の電圧レベルには影響することはない。これにより、出力端子の信号の電圧レベルには影響をおよぼすことなく、実施の形態１、実施の形態２と同様に見かけ上残留応力による影響がないかのように半導体装置をつくることができ、表示デバイスの表示品質の劣化防止することができる。

なお、この時、半導体チップ１内のトランジスタの配置としては、半導体チップ１の外周部に前段のトランジスタ２４ａ〜２４ｄ、２５ａ〜２５ｄを配置し、その内側へ最終段のトランジスタ２２，２３を配置してもよい。

また具体的には、半導体チップには、表示デバイスのドライバー回路を設けることができる。
また具体的には、半導体チップには、液晶表示デバイスのゲートドライバー回路を設けることができる。

また、上記の説明では、半導体装置として液晶表示装置について説明したが、液晶表示デバイス以外の様々な基板に半導体チップを搭載する半導体装置に用いることができる。
さらに、バンプを千鳥配置や一直線上に配置したが、バンプの配置は任意の配置にしても良い。

本発明の半導体装置は、表示デバイスの表示品質の劣化防止することができ、半導体チップと表示デバイスとがフリップチップボンディング方式によりＣＯＧ実装されて成る半導体装置等に有益なものである。

本発明の実施の形態１における半導体チップを示す平面図 本発明の実施の形態１における半導体チップを示す断面図 本発明の実施の形態２における半導体チップを示す平面図 本発明の実施の形態２における半導体チップを示す断面図 本発明の実施の形態３における半導体チップを示す平面図 本発明の実施の形態３における半導体集積回路を示す回路図 半導体装置の構成を示す断面図 半導体装置の構成を示す拡大断面図 半導体装置の構成を示す平面図 従来の半導体チップの構成を示す拡大平面図 従来の半導体チップの構成を示す断面図

符号の説明

１ 半導体チップ
２ バンプ（突起電極）
３ Ｐ＋拡散層
４ ゲート酸化膜
５ Ｎウエル
６ Ｐチャネルトランジスタ
７ Ｎ＋拡散層
８ Ｐウエル
９ Ｎチャネルトランジスタ
１１ ゲート電極
１３ 配線
１４ パッド
２１ 出力端子
２２ Ｐチャネルトランジスタ
２３ Ｎチャネルトランジスタ
２４ａ Ｐチャネルトランジスタ
２４ｂ Ｐチャネルトランジスタ
２４ｃ Ｐチャネルトランジスタ
２４ｄ Ｐチャネルトランジスタ
２５ａ Ｎチャネルトランジスタ
２５ｂ Ｎチャネルトランジスタ
２５ｃ Ｎチャネルトランジスタ
２５ｄ Ｎチャネルトランジスタ
２６ ゲート端子
３１ 表示デバイス
３２ 電極
３４ ＡＣＦ（異方性導電フィルム）
３５ 導電粒子
３６ 樹脂

Claims (3)

1. 異方性導電フィルムを介して半導体チップと基板をフリップチップ実装することにより形成される半導体装置であって、
   前記基板は前記半導体チップと電気的に接続する千鳥配置の電極を備え、
   前記半導体チップは、
   出力バッファを含む集積回路と、
   前記基板の千鳥配置の電極に対応する位置に配置された前記出力バッファを構成する同じ種類のトランジスタと、
   前記出力バッファを構成する同じ種類のトランジスタ領域上に形成され前記基板の電極と電気的に接続する千鳥配置の突起電極と
   を有することを特徴とする半導体装置。
2. 前記突起電極はＰチャネルのトランジスタ領域上に形成することを特徴とする請求項１に記載の半導体装置。
3. 異方性導電フィルムを介して半導体チップと基板をフリップチップ実装することにより形成される半導体装置であって、
   前記基板は前記半導体チップと電気的に接続する電極を備え、
   前記半導体チップは、
   出力バッファを含む集積回路と、
   前記出力バッファの最終段のトランジスタを除いた同一トランジスタ領域上に形成され前記基板の電極と電気的に接続する突起電極と
   を有することを特徴とする半導体装置。

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