JP6758888B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置やそのパッケージ、およびこれらを実装するプリント基板の電源パターンに関する。あるいは、パワーデバイスや集積回路が搭載され、上記電源パターンが適用された半導体装置やそのパッケージ、およびこれらを実装するプリント基板に関する。

パワーデバイスは電力の変換と制御を基本機能とする半導体デバイスである。家電やＯＡ機器で用いられているインバーターや小型モーターへの応用のみならず、ハイエンドの特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、あるいは発電所の電力システム、電車や自動車などのモーター駆動システムなどにおける電力の変換や制御を司る重要な役割を担っている。ディスプレイなどに利用される薄膜トランジスタのような半導体デバイスと異なり、パワーデバイスは高電圧で駆動され、大電流が印加される。したがって、大電流による配線からの発熱に対する対策が検討されている。

特開２０１３−２１９２６７号公報 特開２００５−７９４６２号公報 特開２０１５−１６２５１６号公報

本発明では、半導体装置に電流を供給する際、半導体装置に接続された電源パターン内で局所的に電流が集中することを防止し、電流集中による発熱が抑制された電源パターンを提供することを目的の一つとする。あるいは、上記電源パターンが適用された半導体装置が搭載された半導体パッケージ、および上記半導体パッケージが搭載されたプリント基板を提供することを目的の一つとする。

本発明の一実施形態は、第１の端子を有する半導体チップと、第１の端子と電気的に接続された第１の電源プレーンと、第１のビアと第２のビアを通して第１の電源プレーンと電気的に接続された第２の電源プレーンを有し、第１の電源プレーンは、第１のビアと組み合わされて第１のビアと第１の端子間の抵抗を増大する第１のパターンを有する半導体装置である。

上記実施形態において第１のパターンは、第１のビアと第１の端子との間に位置する第１のスリットを有することができ、第１のスリットは、第１の電源プレーンのうち第１の端子と重なる領域と、第１のビアを結ぶ最も短い直線を横断することができる。

上記実施形態において第１のスリットは、第１の電源プレーンの上面において開口部を有する開いた形状を有することができ、開口部は第１のビアと第２のビア間の直線を横断することができる。

本発明の一実施形態は、第１の端子を有する半導体チップと、第１の端子と電気的に接続された第１の電源プレーンと、第１のビア、第２のビア、第３のビアを通して第１の電源プレーンと電気的に接続された第２の電源プレーンを有する半導体装置である。第２のビアは第１のビアと第３のビアの間に位置し、第１のビアは第１の端子と第２のビアの間に位置する。第１の電源プレーンは、第１のビアと組み合わされて第１のビアと第１の端子間の抵抗を増大する第１のパターンと、第２のビアと組み合わされて第２のビアと第１の端子間の抵抗を増大する第２のパターンを有する。

上記実施形態において第１のパターンは、第１のビアと第１の端子との間に位置する第１のスリットを有することができ、第２のパターンは、第２のビアと第１のビア間に位置する第２のスリットを有することができる。第１のスリットは、第１の電源プレーンのうち第１の端子と重なる領域と、第１のビアを結ぶ最も短い直線を横断することができる。第２のスリットは、第１のビアと第２のビア間の直線を横断することができる。

上記実施形態において第１のスリットと第２のスリットは、第１の電源プレーンの上面において開口部を有する開いた形状を有することができる。第１のスリットの開口部は第１のビアと第２のビア間の直線を横断することができ、第２のスリットの開口部は第２のビアと第３のビア間の直線を横断することができる。

上記実施形態において第１の電源プレーンは、第１のビアと第１のスリットからなる第１の対を複数、第２のビアと第２のスリットからなる第２の対を複数、第３のビアを複数有することができる。

上記実施形態において、複数の第１の対、複数の第２の対、および複数の第３のビアはそれぞれ、互いに平行な列を形成するように配置してもよい。

本発明の一実施形態は、第１の端子を有する半導体チップと、第１の端子と電気的に接続された第１の電源プレーンと、第１のビアと複数の第２のビアを通して第１の電源プレーンと電気的に接続された第２の電源プレーンを有し、第１の電源プレーンは、第１のビアと組み合わされて第１のビアと第１の端子間の抵抗を増大する第１のパターンを有し、複数の第２のビアは、第１のビアと第１のパターンを囲むように配置される半導体装置である。

上記実施形態において第１のパターンは、第１の電源プレーンに設けられた第１のスリットを有することができる。

上記実施形態において第１の電源プレーンは、複数の第２のビアの各々と組み合わされて第２のビアと電気第１の端子間の抵抗を増大する第２のパターンを有することができる。

上記実施形態において第２のパターンは、第１の電源プレーンに設けられた第２のスリットを有することができ、第２のスリットは、第１のビアと第２のビア間の直線を横断することができる。

上記実施形態において第２のスリットは、開口部を有する開いた形状を有することができる。

上述した実施形態のいずれかにおいて、第１のスリットの開口部の幅と第１の電源プレーンの厚さの積は、第１のビアの第１の電源プレーンの上面に平行な断面の面積よりも大きくてもよい。

上述した実施形態のいずれかにおいて、第２のスリットの開口部の幅と第１の電源プレーンの厚さの積は、第２のビアの第１の電源プレーンの表面に平行な面の断面積よりも大きくてもよい。

上述した実施形態のいずれかにおいて、第１のスリットは、第２のスリットよりも長くてもよい。

本発明の一実施形態の半導体装置の上面図。 本発明の一実施形態の半導体装置の断面図。 本発明の一実施形態の半導体装置の電源パターンとその等価回路。 半導体装置の上面図、電源パターンの拡大図、ならびにその等価回路。 本発明の一実施形態の半導体装置の電源パターン。 本発明の一実施形態の半導体装置の電源パターン。 本発明の一実施形態の半導体装置の電源パターンとその等価回路。 本発明の一実施形態の半導体装置の電源パターン。 本発明の一実施形態の半導体装置の上面図。 本発明の一実施形態の半導体装置の電源パターンの等価回路。 本発明の一実施形態の半導体装置の上面図。 本発明の一実施形態の半導体装置の電源パターンの等価回路。 本発明の一実施形態の半導体装置の上面図。 本発明の一実施形態の半導体装置の断面図。 本発明の実施例で用いた半導体装置の上面図、とその電源パターン。 本発明の実施例で用いた半導体装置のシミュレーション結果。 本発明の実施例で用いた半導体装置のシミュレーション結果。

以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。

また、図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。

本発明に係る実施形態において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来する。したがって、これら複数の膜は同一層に存在しているものと定義する。

以下に記載する各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

（第１実施形態）
本実施形態では、本発明の一実施形態の半導体装置１００、ならびにその電源パターン（配線構造）を図１乃至図４を用いて説明する。図１（Ａ）は半導体装置１００の上面図であり、鎖線Ａ−Ｂに沿った断面図が図２である。図１（Ｂ）は図１（Ａ）から第１の電源プレーン１２０と半導体チップ１１０を除いた上面図である。なお、本明細書および請求項で用いる電源プレーンは、電源層、あるいは単に電極と呼ばれることもある。

図１（Ａ）、図２に示すように、半導体装置１００は半導体チップ１１０を有する。半導体チップ１１０としてはシリコンやガリウム、シリコンカーバイド、窒化ガリウムなどの半導体が有する半導体特性を利用したデバイスなどを用いることができる。例えば整流ダイオードやトランジスタなどが挙げられ、大電圧大電流で駆動されるパワートランジスタやサイリスタなどのパワー半導体デバイスでもよい。半導体チップ１１０には、少なくともチップ両面の一方に端子（取り出し電極）が形成されている。図２では一方の面に形成された第１の端子１０２と、もう一方の面に形成された二つの端子（第２の端子１０４、第３の端子１０６）を有する例が描かれている。

半導体装置１００は半導体チップ１１０上に接着層２００を介して第１の電源プレーン１２０を有している。接着層２００は半導体チップ１１０と第１の電源プレーン１２０を互いに接合して電気的に接続する機能を有する。例えば亜鉛やスズなどの融点の比較的低い金属やその合金などを含む導電性フィルムを用いることができる。導電性フィルムは数％（例えば３％から１０％、あるいは５％から８％）のりんを含んでいてもよい。あるいは金、銀、銅などの導電性金属を含むペースト（以下、導電ペーストと記す）を第１の端子１０２と第１の電源プレーン１２０の間に塗布して焼結して接着層２００形成してもよい。

半導体チップ１１０の下には第２の電源プレーン１３０、第３の電源プレーン１４０、第４の電源プレーン１５０が設けられている。第２の電源プレーン１３０は第１の接続ビア１６０（第１のビア１６０＿１乃至第４のビア１６０＿４）を介して第１の電源プレーン１２０と電気的に接続されている。第３の電源プレーン１４０と第４の電源プレーン１５０はそれぞれ、第２の接続ビア１６２を介して半導体チップ１１０の第２の端子１０４と第３の端子１０６と電気的に接続されている。なお、第２の電源プレーン１３０、第３の電源プレーン１４０、第４の電源プレーン１５０は同一層に存在することができる。第１の接続ビア１６０、第２の接続ビア１６２は導電ペーストを用いて形成してもよく、あるいは電解めっき法を用いて銅や金などで形成してもよい。第２の電源プレーン１３０、第３の電源プレーン１４０、および第４の電源プレーン１５０は電解めっき法を用いて形成してもよく、あるいは第１の接続ビア１６０、第２の接続ビア１６２を形成した後に金属板を張り合わせ、その後エッチング加工を行って形成してもよい。あるいは、電解めっき法を用いて第１の接続ビア１６０、第２の接続ビア１６２、第２の電源プレーン１３０、第３の電源プレーン１４０、第４の電源プレーン１５０を同時に形成してもよい。これら第１の電源プレーン１２０、第２の電源プレーン１３０、第３の電源プレーン１４０、第４の電源プレーン１５０は電源プレーン、あるいは電源層とも呼ばれる。

半導体装置１００はさらに、第２の電源プレーン１３０、第３の電源プレーン１４０、第４の電源プレーン１５０の端部を覆うレジスト層１９０を有していてもよい。レジスト層１９０は第２の電源プレーン１３０、第３の電源プレーン１４０、第４の電源プレーン１５０の端部を保護する機能を有し、また、例えばはんだ層１８０を選択的に第２の電源プレーン１３０、第３の電源プレーン１４０、第４の電源プレーン１５０と接触できるよう、はんだとの親和性が低くてもよい。レジスト層１９０はスピンコート法、ディップ―コーティング法、印刷法、インクジェット法などの湿式成膜法で形成することができる。はんだ層１８０は半導体装置１００を外部回路、例えば他の半導体装置やプリント配線基板などと電気的に接続することができる。

第１の電源プレーン１２０と、第２の電源プレーン１３０、第３の電源プレーン１４０、第４の電源プレーン１５０の間には絶縁膜２１０が設けられている。絶縁膜２１０は半導体チップ１１０を保護し、半導体装置１００に物理的強度を与える機能を有する。半導体チップ１１０は絶縁膜２１０の中に埋め込まれている。絶縁膜２１０は例えばエポキシやポリイミド、ポリシロキサンなどの有機材料に代表される絶縁材料を用いて形成することができる。また、これらの絶縁材料にガラスの粒子や繊維が混合されていてもよい。絶縁膜２１０の上には、任意の構成として、絶縁膜２１２を有していてもよい。絶縁膜２１２は第１の電源プレーン１２０を保護する機能を有し、絶縁膜２１０で使用可能な材料を用いることができる。絶縁膜２１０、絶縁膜２１２は上述した湿式法や、ラミネート法などによって形成することができる。

図１（Ｂ）に示すように、本実施の形態に係る半導体装置１００は、４列に互いに略平行に配列した複数の第１の接続ビア１６０を有している。各列に複数の第１のビア１６０＿１、第２のビア１６０＿２、第３のビア１６０＿３、第４のビア１６０＿４が設けられている。ただし、半導体装置１００はこのような構成に限られることはなく、少なくとも二つのビアが、それぞれ半導体チップ１１０から異なる距離で形成されていればよい。また、第１の接続ビア１６０が５列以上の配列を形成していてもよい。図１（Ｂ）に示した構成では各列でビアの数が異なるが、半導体装置１００はこのような構成に限られることはなく、各列におけるビアの数は任意に決めることができる。また、第１の接続ビア１６０は複数の列が規則的に配置される必要はなく、第１のビア１６０＿１、第２のビア１６０＿２、第３のビア１６０＿３、第４のビア１６０＿４を含む複数の第１の接続ビア１６０が不規則的に配置していてもよい。

図１（Ａ）に示すように、第１の電源プレーン１２０には、第１の電源プレーン１２０の抵抗を調整するためのパターン（抵抗調整パターン）１７０が形成されている。具体的には、半導体チップ１１０に近い方の三つの列に整列した第１のビア１６０＿１乃至第３のビア１６０＿３の近傍に、かつ第１のビア１６０＿１乃至第３のビア１６０＿３の一部を取り囲むようにＵ字型の第１のスリット１７０＿１乃至第３のスリット１７０＿３が設けられている。これらの第１のスリット１７０＿１乃至第３のスリット１７０＿３は第１の電源プレーン１２０を貫通している。

図１（Ａ）に示すように、一つの第１のスリット１７０＿１は一つの第１のビア１６０＿１と対をなし、これが複数配列している。一つの第２のスリット１７０＿２は一つの第２のビア１６０＿２と対をなし、これが複数配列している。また、一つの第３のスリット１７０＿３は一つの第３のビア１６０＿３と対をなし、これが複数配列している。第４のビア１６０＿４にはスリットは設けられていない。なお本実施形態では、スリットが設けられていないビア（第４のビア１６０＿４）は一列のみ設けられているが、半導体装置１００は複数の列にスリットが設けられていないビアをそれぞれ複数有していてもよい。

第１のスリット１７０＿１は第１のビア１６０＿１と第１の端子１０２間に位置している。したがって第１のスリット１７０＿１は、第１のビア１６０＿１と、第１の電源プレーン１２０のうち第１の端子１０２と重なる領域を結ぶ最も短い直線を横断している。第２のスリット１７０＿２は第１のビア１６０＿１と第２のビア１６０＿２の間に位置している。したがって第２のスリット１７０＿２は、第１のビア１６０＿１と第２のビア１６０＿２間の直線を横断している。第３のスリット１７０＿３は第２のビア１６０＿２と第３のビア１６０＿３の間に位置している。したがって第３のスリット１７０＿３は、第２のビア１６０＿２と第３のビア１６０＿３間の直線を横断している。

第１のスリット１７０＿１乃至第３のスリット１７０＿３は、第１の電源プレーン１２０の上面において開いた形状を有している。例えば図１（Ａ）では、開いた形状であるＵ字形状を有している。このため、第１のビア１６０＿１と第２のビア１６０＿２間の直線が第１のスリット１７０＿１の開いた形状の開口部を横断している。同様に、第２のビア１６０＿２と第３のビア１６０＿３間の直線が第２のスリット１７０＿２の開いた形状の開口部を横断している。また、第３のビア１６０＿３と第４のビア１６０＿４間の直線が第３のスリット１７０＿３の開いた形状の開口部を横断している。

第１のスリット１７０＿１、第２のスリット１７０＿２、第３のスリット１７０＿３の長さは互いに異なってもよい。半導体チップ１１０に最も近い第１のスリット１７０＿１が最も長く、半導体チップ１１０から遠ざかるにつれて、短くなっていることが好ましい。図１（Ａ）に示す構成では、第１のスリット１７０＿１、第２のスリット１７０＿２、第３のスリット１７０＿３の順で短くなっている。

抵抗調整パターン１７０の断面積は、第１の接続ビア１６０の断面積より大きいことが好ましい。ここで抵抗調整パターン１７０の断面積とは、図３（Ａ）に示すように、パターン１７０のスリット（図１ではスリット１７０＿１乃至スリット１７０＿３）の開口部の端部の幅Ｗと、第１の電源プレーン１２０の厚さの積であり、開口部端部に沿った断面Ｃ−Ｄにおいて、スリット１７０に挟まれた領域１７２の面積である。第１の接続ビア１６０の断面積とは、接続ビア１６０の、第１の電源プレーン１２０の上面に平行な面の面積である。このような構成を用いることで、抵抗調整パターン１７０において発生するジュール熱を小さくすることができる。

抵抗調整パターン１７０に設けられるスリット（第１のスリット１７０＿１乃至第３のスリット１７０＿３）の幅は、１０μｍ以上２００μｍ以下、好ましくは１０μｍ以上５０μｍ以下である。これにより、第１の電源プレーン１２０自体の熱伝導の低下を防ぐことができる。

このような構成により、第１の電源プレーン１２０を経由して第１のビア１６０＿１乃至第３のビア１６０＿３と半導体チップ１１０間を流れる電流は、図３（Ｂ）の点線で示すように、第１のスリット１７０＿１乃至第３のスリット１７０＿３を回避するように流れる。したがって、図３（Ｃ）の等価回路で示すように、抵抗調整パターン１７０、すなわち第１のスリット１７０＿１乃至第３のスリット１７０＿３によって、それぞれ第１のビア１６０＿１乃至第３のビア１６０＿３から半導体チップ１１０への導電ルートに新たに抵抗（Ｒ_control-1乃至Ｒ_control-3）が形成される。この抵抗は、第１のスリット１７０＿１乃至第３のスリット１７０＿３によって囲まれた領域（図３（Ｂ）中、点線で囲まれた領域）で第１の電源プレーン１２０が作り出すものである。

一方、このような抵抗調整パターン１７０が形成されていない場合の半導体装置を図４（Ａ）、（Ｂ）に示すが、図４（Ｂ）に示すように、抵抗調整パターン１７０が無い場合には第１のビア１６０＿１乃至第４のビア１６０＿４を経由する電流はほぼ直線的に半導体チップ１１０へ、あるいは半導体チップ１１０から流れることができる。この時の導電ルートの等価回路を図４（Ｃ）に示す。

図４（Ｃ）に示すように、第４のビア１６０＿４を経由する電流ｉ₄が受ける抵抗は、第４のビア１６０＿４の抵抗（Ｒ_via-4）と、第１の電源プレーン１２０における第４のビア１６０＿４と半導体チップ１１０（あるいは第１の端子１０２、以下同様）間の抵抗（Ｒ₄、Ｒ₃、Ｒ₂、Ｒ₁の和）の和となる。同様に、第３のビア１６０＿３を経由する電流ｉ₃が受ける抵抗は、第３のビア１６０＿３の抵抗（Ｒ_via-3）と、第１の電源プレーン１２０における第３のビア１６０＿３と半導体チップ１１０間の抵抗（Ｒ₃、Ｒ₂、Ｒ₁の和）の和となる。第２のビア１６０＿２を経由する電流ｉ₂が受ける抵抗は、第２のビア１６０＿２の抵抗（Ｒ_via-2）と、第１の電源プレーン１２０における第２のビア１６０＿２と半導体チップ１１０間の抵抗（Ｒ₂、Ｒ₁の和）の和となる。同様に、第１のビア１６０＿１を経由する電流ｉ₁が受ける抵抗は、第１のビア１６０＿１の抵抗（Ｒ_via-1）と、第１の電源プレーン１２０における第１のビア１６０＿１と半導体チップ１１０間の抵抗（Ｒ₁）の和となる。すなわち、抵抗調整パターン１７０を形成しない場合、ｉ₁、ｉ₂、ｉ₃、ｉ₄が受ける抵抗は以下のようになる。

ｉ₁：Ｒ_via-1＋Ｒ₁
ｉ₂：Ｒ_via-2＋Ｒ₁＋Ｒ₂
ｉ₃：Ｒ_via-3＋Ｒ₁＋Ｒ₂＋Ｒ₃
ｉ₄：Ｒ_via-4＋Ｒ₁＋Ｒ₂＋Ｒ₃＋Ｒ₄

第１のビア１６０＿１乃至第４のビア１６０＿４が同じサイズであり、同じ材料で形成されている場合、Ｒ_via-1、Ｒ_via-2、Ｒ_via-3、Ｒ_via-4は互いにほぼ同じとみなすことができる。同様に、第１の電源プレーン１２０がほぼ均一な膜厚であり、第１の接続ビア１６０の間隔がほぼ同じであれば、Ｒ₁、Ｒ₂、Ｒ₃、Ｒ₄も互いにほぼ同じであるとみなすことができる。したがって、半導体チップ１１０から最も遠いビアである第４のビア１６０＿４を経由する導電ルートが最も抵抗が高く、第３のビア１６０＿３、第２のビア１６０＿２、第１のビア１６０＿１を経由する導電ルートの順で抵抗が低くなる。すなわち、以下の関係が容易に導かれる。

ｉ₁＞ｉ₂＞ｉ₃＞ｉ₄

このため、第１のビア１６０＿１に最も電流が集中することとなる。電流による発熱（ジュール熱）Ｐは以下の式で決まり、電流値の二乗に比例する。

Ｐ＝ｉ²×Ｒ
ここでｉは電流、Ｒは抵抗である。

したがって、電流が集中する第１のビア１６０＿１の発熱量は第２のビア１６０＿２、第３のビア１６０＿３、第４のビア１６０＿４と比較して非常に大きくなる。また、第１のビア１６０＿１は半導体チップ１１０に最も近いことから、半導体チップの温度上昇を加速することになる。

これに対して本実施形態で示した構成では、図３（Ｂ）に示すように、第４のビア１６０＿４を経由する電流はほぼ直線的に半導体チップ１１０へ、あるいは半導体チップ１１０から流れることができるのに対し、第１のビア１６０＿１乃至第３のビア１６０＿３を経由する電流は、矢印で示すように、第１のスリット１７０＿１乃至第３のスリット１７０＿３によって囲まれた領域を経由した後に半導体チップ１１０へ流れることになる。すなわち、第１のスリット１７０＿１乃至第３のスリット１７０＿３によって囲まれた領域によって、１のビア１６０＿１乃至第３のビア１６０＿３を経由する導電ルート対し、抵抗（Ｒ_control-1乃至Ｒ_control-3）が追加される。

この効果を、等価回路（図３（Ｃ））を用いてより具体的に説明する。第４のビア１６０＿４を経由する電流ｉ₄が受ける抵抗は、第４のビア１６０＿４の抵抗Ｒ_via-4と、第１の電源プレーン１２０における第４のビア１６０＿４と半導体チップ１１０間の抵抗（Ｒ₄、Ｒ₃、Ｒ₂、Ｒ₁の和）の和となる。一方、第３のビア１６０＿３を経由する電流ｉ₃が受ける抵抗は、第３のビア１６０＿３の抵抗Ｒ_via-3と、第１の電源プレーン１２０における第３のビア１６０＿３と半導体チップ１１０間の抵抗（Ｒ₃、Ｒ₂、Ｒ₁の和）の和、および抵抗調整パターン１７０によってもたらされた抵抗Ｒ_control-3の和となる。同様に、第２のビア１６０＿２を経由する電流ｉ₂が受ける抵抗は、第２のビア１６０＿２の抵抗Ｒ_via-2と、第１の電源プレーン１２０における第２のビア１６０＿２と半導体チップ１１０間の抵抗（Ｒ₂、Ｒ₁の和）の和、および抵抗調整パターン１７０によってもたらされた抵抗Ｒ_control-2の和となる。また、第１のビア１６０＿１を経由する電流ｉ₁が受ける抵抗は、第１のビア１６０＿１の抵抗Ｒ_via-1と、第１の電源プレーン１２０における第１のビア１６０＿１と半導体チップ１１０間の抵抗（Ｒ₁）の和、および抵抗調整パターン１７０によってもたらされた抵抗Ｒ_control-1の和となる。すなわち、ｉ₁、ｉ₂、ｉ₃、ｉ₄が受ける抵抗は以下のように表される。

ｉ₁：Ｒ_via-1＋Ｒ_control-1＋Ｒ₁
ｉ₂：Ｒ_via-2＋Ｒ_control-2＋Ｒ₁＋Ｒ₂
ｉ₃：Ｒ_via-3＋Ｒ_control-3＋Ｒ₁＋Ｒ₂＋Ｒ₃
ｉ₄：Ｒ_via-4＋Ｒ₁＋Ｒ₂＋Ｒ₃＋Ｒ₄

抵抗調整パターンが形成されていない場合（図４（Ａ）乃至図４（Ｃ））と同様、Ｒ_via-1、Ｒ_via-2、Ｒ_via-3、Ｒ_via-4は互いにほぼ同じとみなすことができ、同様にＲ₁、Ｒ₂、Ｒ₃、Ｒ₄もほぼ同じであるとみなすことができる。したがって図３（Ｂ）に示すように、第１のスリット１７０＿１乃至第３のスリット１７０＿３の長さを互いに変え、Ｒ_control-3をＲ₄と同程度に、Ｒ_control-2をＲ₃＋Ｒ₄と同程度に、Ｒ_control-1をＲ₂＋Ｒ₃＋Ｒ₄と同程度に調整することにより、各導電ルートが受ける抵抗をほぼ同じにすることが可能となる。より具体的には、半導体チップ１１０に近いほど抵抗が大きくなるように、抵抗調整パターン１７０を調整する。つまり、以下の関係が満たされるように抵抗調整パターン１７０を調整する。

Ｒ_control-1＞Ｒ_control-2＞Ｒ_control-3

これにより、第１のビア１６０＿１乃至第４のビア１６０＿４に対してほぼ均等の電流を分配し、電流集中による発熱を抑制することが可能となる。

このように、本発明の実施形態に係る電源パターンを採用することで、半導体装置１００において電流集中を防止することができ、これに伴い局所的なジュール発熱を抑制することができる。このため、半導体装置１００に搭載さる半導体チップ１１０の発熱が抑制され、半導体チップ１１０ならびに半導体装置１００の駆動の安定化、信頼性向上、安全性の改善などに寄与することができる。同時に、このような半導体装置１００が搭載された各種半導体パッケージや電子機器の発熱の抑制、駆動の安定化、信頼性向上、安全性の改善を実現することが可能である。

（第２実施形態）
本実施形態では、第１実施形態と異なる抵抗調整パターン１７０を図５乃至図８を用いて記述する。なお、第１実施形態と同じ構成に関しては記述を割愛する。

第１実施形態で示した抵抗調整パターン１７０は、Ｕ字型の第１のスリット１７０＿１乃至第３のスリット１７０＿３を有しているが、本実施形態における抵抗調整パターン１７０では、スリットの構造、あるいは向きが異なっている。

具体的には図５（Ａ）に示すように、抵抗調整パターン１７０はＪ字型のスリットを有していてもよい。また、図５（Ｂ）に示すようにコの字型、もしくは直線によって構成される開いた形状を有するスリットを有していてもよい。あるいは抵抗調整パターン１７０は、図（Ｃ）に示すように、対称軸を持たないスリットを有していてもよい。あるいは図５（Ｄ）に示すように直線形状のスリットを有していてもよい。直線形状の場合、図５（Ｅ）に示すように、一つの第１の接続ビア１６０を挟むような二本の直線状のスリットで抵抗調整パターン１７０が形成されていてもよい。

二本の直線状のスリットで抵抗調整パターン１７０を形成した場合（図５（Ｅ））の、第１の電源プレーン１２０の上面図、およびその際の導電ルートの等価回路を図６（Ａ）と図６（Ｂ）にそれぞれ示す。図６（Ａ）に示すように抵抗調整パターン１７０は、半導体チップ１１０に近い側から第１のスリット１７０＿１、第２のスリット１７０＿２、第３のスリット１７０＿３を有している。各第１のスリット１７０＿１、第２のスリット１７０＿２、第３のスリット１７０＿３は二つの直線状のスリットで構成され、これらが第１の接続ビア１６０（第１のビア１６０＿１乃至第３のビア１６０＿３）をそれぞれ挟むように配置されている。また、第１のスリット１７０＿１、第２のスリット１７０＿２、第３のスリット１７０＿３の順でスリットの長さが小さくなっている。

この場合、図６（Ｂ）に示すように、抵抗調整パターン１７０によって付加される抵抗Ｒ_control-1乃至Ｒ_control-3は並列に接続された二つの抵抗で表される。第１実施形態と同様に、これらの抵抗Ｒ_control-1乃至Ｒ_control-3の大きさを第１のスリット１７０＿１乃至第３のスリット１７０＿３の長さを制御することで調整することができる。また、一つのスリットでは目的とする抵抗が得られない場合、二つのスリットを用いて抵抗を調整することができる。これによって、第１のビア１６０＿１乃至第３のビア１６０＿３を経由する電流値を均等にすることができ、電流集中を抑制することができる。

抵抗調整パターン１７０が有するスリットの開いた形状の開口部は、半導体チップ１１０の方向に向いていてもよい。例えば図７（Ａ）に示すように、抵抗調整パターン１７０はＵ字型のスリットで構成され、その開口部が半導体チップ１１０の方向に向いていてもよい。同様に図７（Ｂ）で示すように、抵抗調整パターン１７０がＪ字型のスリットで構成され、その開口部が半導体チップ１１０の方向に向いていてもよい。また、抵抗調整パターン１７０は直線によって構成された開いた形状のスリットを有していてもよい（図７（Ｃ）、（Ｄ））。

図７（Ａ）から図７（Ｄ）に示した配置を実施形態１で示した半導体装置１００に適用した場合、第１のスリット１７０＿１は第１のビア１６０＿１と第２のビア１６０＿２の間に位置することができる。また、第２のスリット１７０＿２は第２のビア１６０＿２と第３のビア１６０＿３の間に位置することができる。したがって、第１のビア１６０＿１と第１の端子１０２を結ぶ最も短い直線が、第１のスリット１７０＿１の開いた形状の開口部を横断する。同様に、第１のビア１６０＿１と第２のビア１６０＿２間の直線が、第２のスリット１７０＿２の開いた形状の開口部を横断する。また、第１のスリット１７０＿１は第１のビア１６０＿１と第２のビア１６０＿２間の直線を横断し、第２のスリット１７０＿２は第２のビア１６０＿２と第３のビア１６０＿３間の直線を横断する。

さらに図８に示すように、抵抗調整パターン１７０が有する複数のスリットは、互いに方向が異なっていてもよい。例えば図８に示した構造では、第１のスリット１７０＿１に対し、第２のスリット１７０＿２や第３のスリット１７０＿３は傾いている。この場合でも、第１のスリット１７０＿１乃至第３のスリット１７０＿３は、直線形状でもよく、また、開いた形状を有していてもよい。さらに、開いた形状が直線で構成されていてもよい。

抵抗調整パターン１７０が半導体チップ１１０に対してこのような配置であっても、第１の接続ビア１６０と半導体チップ１１０の間に抵抗を追加することができるため、各第１の接続ビア１６０を経由する導電ルートの抵抗を、互いにほぼ同じにすることができる。そのため電流集中を抑制することができ、これに伴う局所的なジュール発熱を抑制することができる。このため、半導体装置１００に搭載さる半導体チップ１１０の発熱が抑制され、半導体チップ１１０ならびに半導体装置１００の駆動の安定化、信頼性向上、安全性の改善などに寄与することができる。同時に、このような半導体装置１００が搭載された各種半導体パッケージや電子機器の発熱の抑制、駆動の安定化、信頼性向上、安全性の改善を実現することが可能である。

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる抵抗調整パターン１７０を有する半導体装置３００を図９乃至図１２を用いて記述する。なお、第１、第２実施形態と同じ構成に関しては記述を割愛する。

第１、第２実施形態では、抵抗調整パターン１７０は第１の電源プレーン１２０のみに設けられている。これに対して本実施形態に係る半導体装置３００では、第１の電源プレーン１２０と第２の電源プレーン１３０の両方に抵抗調整パターン１７０、１７５が設けられている。

具体的には図９（Ａ）に示すように、第１の電源プレーン１２０には複数の第１のスリット１７０＿１と複数の第３のスリット１７０＿３が設けられている。複数の第１のスリット１７０＿１と複数の第３のスリット１７０＿３はそれぞれ直線上に配列している。また、第１の電源プレーン１２０と第２の電源プレーン１３０の間に設けられる複数の第１のビア１６０＿１は、各々対応する第１のスリット１７０＿１と対を形成している。同様に、複数の第３のビア１６０＿３は、各々対応する第３のスリット１７０＿３と対を形成している。

一方第２の電源プレーン１３０には、抵抗調整パターン１７５として複数の第１のスリット１７５＿１が直線上に配列しており、複数の第２のビア１６０＿２は、各々対応する第１のスリット１７５＿１と対を形成している。また、複数の第１のスリット１７５＿１が配列する直線は、複数の第１のスリット１７０＿１と複数の第３のスリット１７０＿３が配列する直線の間に位置している。

半導体装置３００における導電ルートの等価回路を図１０に示す。第１実施形態と異なり半導体装置３００では、第１のスリット１７５＿１で付与される抵抗Ｒ_control-2が第２の電源プレーン１３０側に与えられる。第１実施形態と同様、第２のビア１６０＿２を経由する電流ｉ₂にかかる抵抗は、第２のビア１６０＿２の抵抗Ｒ_via-2と、第１の電源プレーン１２０における第２のビア１６０＿２と半導体チップ１１０間の抵抗（Ｒ₂、Ｒ₁の和）の和、および第１のスリット１７５＿１によってもたらされた抵抗Ｒ_control-2の和となる。したがって、第１実施形態の構成と同じ効果を得ることができる。本実施形態の電源パターンは、例えば第１の接続ビア１６０が密集し、一方の電源プレーンのみでは抵抗調整パターンの形成が困難な時に有利である。

本実施形態に係る半導体装置は上述した構造に限られることはなく、第１の電源プレーン１２０に形成される抵抗調整パターン１７０と第２の電源プレーン１３０に形成される抵抗調整パターン１７５が、互いにすべて、あるいは一部が重なっていてもよい。例えば図１１（Ａ）、（Ｂ）に示す半導体装置３１０のように、第１の電源プレーン１２０と第２の電源プレーン１３０の両方に、同じ形状の抵抗調整パターン１７０、１７５を設けることができる。なお、図１１（Ｂ）は図１１（Ａ）から第１の電源プレーン１２０と半導体チップ１１０を除いた図である。ここでは第１の電源プレーン１２０において、複数の第１のスリット１７０＿１、複数の第２のスリット１７０＿２、および複数の第３のスリット１７０＿３がそれぞれ異なる直線上に配列している。同様に、第２の電源プレーン１３０において、複数の第１のスリット１７５＿１、複数の第２のスリット１７５＿２、および複数の第３のスリット１７５＿３がそれぞれ異なる直線上に配列している。また、第１の電源プレーン１２０と第２の電源プレーン１３０の間に設けられる複数の第１のビア１６０＿１は、各々対応する第１の電源プレーン１２０と第２の電源プレーン１３０の第１のスリット１７０＿１、１７５＿１と対を形成している。同様に、複数の第２のビア１６０＿２は、各々対応する第１の電源プレーン１２０と第２の電源プレーン１３０の第２のスリット１７０＿２、１７５＿２と対を形成している。また、複数の第３のビア１６０＿３は、各々対応する第１の電源プレーン１２０と第２の電源プレーン１３０の第３のスリット１７０＿３、１７５＿３と対を形成している。

このような抵抗調整パターン１７０、１７５を有する半導体装置３１０における導電ルートの等価回路を図１２に示す。第１実施形態と異なり半導体装置３００では、各抵抗調整パターン１７０、１７５で付与される抵抗は、第１の電源プレーン１２０におけるＲ_contro-xa、および第２の電源プレーン１３０におけるＲ_contro-xb（Ｘは１、２、あるいは３）の和である。付与される抵抗は第１の電源プレーン１２０と第２の電源プレーン１３０の両方に形成された抵抗調整パターン１７０、１７５で形成されることから、それぞれのスリットの大きさを小さくすることができる。

第１実施形態と同様、このような構成を採用することで、半導体装置３００や３１０の電源プレーンにおいて電流集中を抑制することができ、これに伴い局所的なジュール発熱を抑制することができる。このため、半導体装置３００や３１０に搭載さる半導体チップ１１０の発熱が抑制され、半導体チップ１１０ならびに半導体装置３００や３１０の駆動の安定化、信頼性向上、安全性の改善などに寄与することができる。同時に、このような半導体装置３００や３１０が搭載された各種半導体パッケージや電子機器の発熱の抑制、駆動の安定化、信頼性向上、安全性の改善を実現することが可能である。

（第４実施形態）
本実施形態では、第１、第２実施形態と異なる抵抗調整パターン４７０を有する半導体装置４００を図１３、図１４を用いて記述する。本実施形態の半導体装置４００はボールグリッドアレイ（ＢＧＡ）の半導体パッケージにおいて有効な電源パターンを有している。図１４（Ａ）、（Ｂ）はそれぞれ、図１３における鎖線Ａ−Ｂ、およびＣ−Ｄに沿った断面図である。第１乃至第３実施形態と同じ構成に関しては記述を割愛する。なお、図１４の断面図では、理解を容易にするため電源パターンのみを模式的に示しており、各種信号を伝達するため、あるいは接地電位と接続される配線層などは図示していない。

図１３、１４（Ａ）、１４（Ｂ）に示すように本実施形態の半導体装置４００は、第１の電源プレーン４２０の上に、絶縁膜５０２、およびアンダーフィル４９０を介して半導体チップ４１０を有している。絶縁膜５０２は第１実施形態の絶縁膜２１０や２１２と同様の構成をとることができる。アンダーフィル４９０は絶縁物を使用して形成することができ、例えば絶縁性ダイアタッチフィルム（ＤＡＦ）などを用いることができる。第１の電源プレーン４２０は第２の接続ビア４５０、電極パッド４５４、およびバンプ４５２を介して半導体チップ４１０の端子（図示せず）と電気的に接続されている。バンプ４５２は、例えばはんだや銅などの金属を含むことができる。第１の電源プレーン４２０には貫通孔４８０を設け、種々の信号を伝達する配線や接地電位との接続に用いることができる。第２の接続ビア４５０は電解めっき法などを用いて作製することができる。

第１の電源プレーン４２０の下には絶縁膜５００を介して第２の電源プレーン４３０が備えられている。第２の電源プレーン４３０は、第１のビア４６０＿１乃至第３のビア４６０＿３を含む第１の接続ビア４６０を介して第１の電源プレーン４２０と電気的に接続されている。

第２の電源プレーン４３０の下には、絶縁膜５０４、および外部電極５１０が設けられていてもよい。絶縁膜５０４は絶縁膜５００や５０２と同様の構成を持つことができる。外部電極５１０は例えば電解めっき法などを用いて形成することができる。半導体装置４００はさらに、外部電極５１０の端部を覆うように、はんだとの親和性の低いレジスト層５３０を有していてもよく、外部電極５１０の露出部ははんだボール５２０と接触していてもよい。はんだボール５２０を介して半導体装置４００が外部電源や他の半導体装置、あるいはプリント配線基板などと接続される。

図１３、１４（Ａ）、１４（Ｂ）に示すように、半導体チップ４１０と重なる領域、およびその近傍の第１のビア４６０＿１乃至第３のビア４６０＿３には、それと対をなすように、第１のスリット４７０＿１乃至第３のスリット４７０＿３がそれぞれ設けられている。より具体的には、第１のビア４６０＿１の一部を取り囲むように第１のスリット４７０＿１が設けられている。この第１のビア４６０＿１を取り囲むように設けられた複数の第２のビア４６０＿２のそれぞれに、第２のビア４６０＿２の一部を取り囲むように第２のスリット４７０＿２が設けられている。さらに第２のビア４６０＿２を取り囲むように設けられた複数の第３のビア４６０＿３のそれぞれに、第３のビア４６０＿３の一部を取り囲むように第３のスリット４７０＿３が設けられている。

図１３では、第１のスリット４７０＿１の直線部が半導体チップ４１０の辺方向に対して傾いているが、この角度は任意であり、辺方向と平行であってもよい。また、第２のスリット４７０＿２は、第１のビア４６０＿１と第２のビア４６０＿２間の直線を横断するように設けられているが、第２のスリット４７０＿２の開いた形状の開口部が第１のビア４６０＿１と第２のビア４６０＿２間の直線を横断するように設けてもよい。同様に図１３の半導体装置４００では、第３のスリット４７０＿３の開いた形状の開口部が第２のビア４６０＿２と第３のビア４６０＿３間の直線を横断するように設けてられているが、第３のスリット４７０＿３が第２のビア４６０＿２と第３のビア４６０＿３間の直線を横断するように設けられていてもよい。

抵抗調整パターン４７０は、半導体チップ４１０の端子の中心に近いほど、長さが長く、中心から離れるほど短いことが好ましい。すなわち、第１のスリット４７０＿１、第１のスリット４７０＿２、第３のスリット４７０＿３に囲まれる領域の面積は、半導体チップ４１０の端子の中心に近いほど大きいことが好ましい。

抵抗調整パターン４７０の断面積は、第１の接続ビア４６０の断面積より大きくてもよい。これらの断面積の定義は実施形態１で述べたとおりである。

このような抵抗調整パターン４７０を形成することで、第１のビア４６０＿１乃至第３のビア４６０＿３を流れる電流を互いにほぼ同じにすることができる。そのため電流集中を抑制することができ、これに伴う局所的なジュール発熱を抑制することができる。このため、半導体装置４００に搭載さる半導体チップ４１０の発熱が抑制され、半導体チップ４１０ならびに半導体装置４００の駆動の安定化、信頼性向上、安全性の改善などに寄与することができる。同時に、このような半導体装置４００が搭載された各種半導体パッケージや電子機器の発熱の抑制、駆動の安定化、信頼性向上、安全性の改善を実現することが可能である。

本実施例では、半導体チップが搭載された半導体装置において、各ビアに流れる電流量とジュール発熱量をシミュレーションによって検証した。シミュレーションに用いた半導体デバイスの構造を図１５（Ａ）、（Ｂ）に示す。半導体デバイスは、半導体チップ１１０を挟持する第１の電源プレーン１２０、第２の電源プレーン１３０を有し、第１の電源プレーン１２０と第２の電源プレーン１３０は複数のビア（複数の第１のビア１６０＿１乃至第４のビア１６０＿４）によって互いに電気的に接続されている。第１の電源プレーン１２０は図１５（Ａ）、（Ｂ）に示すような抵抗調整パターン１７０を有し、抵抗調整パターン１７０は、図１５（Ｂ）の表に示したサイズの複数の第１のスリット１７０＿１乃至第３のスリット１７０＿３を有している。ここでパターン幅とは、図１５（Ｂ）に示すように、各第１のスリット１７０＿１乃至第３のスリット１７０＿３の開いた形状の開口部の幅である。パターン長とは、第１のビア１６０＿１乃至第３のビア１６０＿３の中心からパターン幅方向に対して平行に下ろした直線が対応する第１のスリット１７０＿１乃至第３のスリット１７０＿３と交わる点から開口部までの長さである。複数の第１のスリット１７０＿１乃至第３のスリット１７０＿３は各々、対応する複数の第１のビア１６０＿１乃至第３のビア１６０＿３と対になっている。これらの複数の第１のビア１６０＿１乃至第４のビア１６０＿４、および複数の第１のスリット１７０＿１乃至第３のスリット１７０＿３を特定するための座標は図１５（Ａ）に示したとおりである。なお、半導体チップ１１０と第１のビア１６０＿１との距離は３ｍｍとした。

この半導体装置に対し、電源電流が１００Ａ、各ビアの抵抗を７．５０×１０^-4Ω、周辺温度を２０℃とし、電気シミュレーションソフト（ＡＮＳＹＳ社製、Ｑ３Ｄ Ｅｘｔｒａｃｔｏｒ）、および熱シミュレーションソフト（ＡＮＳＹＳ社製、Ｉｃｅｐａｃ）を用いて各ビアに流れる電流、ならびに半導体素子の温度とその分布を計算した。なお、抵抗調整パターン１７０を持たない構造の半導体装置（図４参照）を比較の対象として用いた。

図１６（Ａ）に、第１の電源プレーン１２０に流れる電流の分布を示す。ここに示すように、抵抗調整パターン１７０を持たない場合（図１６（Ａ）左側）、半導体チップ１１０に近いビア（第１のビア１６０＿１）に電流が集中していることが確認された。これに対し図１５（Ａ）、（Ｂ）に示した抵抗調整パターン１７０を持つ場合、流れる電流が平均化され、特定のビアへの電流集中を抑制できることが分かった。

図１６（Ｂ）に熱シミュレーションの結果を示す。ここに示すように抵抗調整パターン１７０を持たない場合、第１のビア１６０＿１においてが最も温度が高くなり、その最大温度は２７．７℃、チップ温度は２３．９℃まで上昇することが分かった。また、等温線が示すように、発熱は第１のビア１６０＿１を中心とする狭い範囲に集中することが分かった。これに対して抵抗調整パターン１７０を導入することにより（図１６（Ｂ）右側）、発熱の中心は第１のビア１６０＿１ではあるものの、等温線は非常に緩やかになっており、発熱が広い範囲にわたって分散されていることが確認された。また、最大温度が２５．５℃、チップ温度が２１．６℃となり、それぞれ２℃以上低下できることが分かった。これらの結果の具体的なデータを表１に示す。

例えばビアＡ６とＡ７の場合、抵抗調整パターン１７０を導入することで、電流値は約半分に低下していることが分かる。ジュール発熱は電流量の二乗に比例するため、この差はジュール発熱の低減に大きく寄与する。具体的にはビアＡ６とＡ７の場合、ジュール発熱は７４％低減することが分かる。また、全てのビアに流れる電流の合計値は抵抗調整パターン１７０の有無によって大きく変わらないが、全体のジュール発熱は３２％低下することが確認された。

図１７に、実装基板２２０上に固定された半導体チップ１１０を想定し、半導体チップ１１０自身の発熱を２Ｗとし、各ビアから発生するジュール熱を合わせて解析を行った結果を示す。ここでは、半導体装置の断面の温度勾配を等温線で示されている。抵抗調整パターン１７０を持たない場合、図１７の左図に示すように、半導体チップ１１０の温度は１０１．４℃となるのに対し、抵抗調整パターン１７０を導入することで９８．４℃まで低下することが分かった。さらに、抵抗調整パターン１７０がある場合には、半導体チップ１１０の全体にジュール発熱が均等に分布することが分かった。

本実施例で検証されたように、本発明の実施形態に係る抵抗調整パターン１７０を導入することにより、半導体装置の電源プレーンにおいて電流集中を抑制することができ、これに伴い局所的なジュール発熱を抑制することができる。このため、半導体装置に搭載さる半導体チップの発熱が抑制され、半導体チップならびに半導体装置の駆動の安定化、信頼性向上、安全性の改善などに寄与することができる。同時に、このような半導体装置が搭載された各種半導体パッケージや電子機器の発熱の抑制、駆動の安定化、信頼性向上、安全性の改善を実現することが可能である。

なお、本発明に係る電源パターン（配線構造）は、パワーデバイスが搭載された半導体装置のみならず、複数のコンタクトホールあるいはビアを経由して接続された積層配線を有するデバイスや基板に広く用いることが可能である。例えば積層配線構造を有するプリント配線基板などにも適用可能である。

１００：半導体装置、１０２：第１の端子、１０４：第２の端子、１０６：第３の端子、１１０：半導体チップ、１２０：第１の電源プレーン、１３０：第２の電源プレーン、１４０：第３の電源プレーン、１５０：第４の電源プレーン、１６０：第１の接続ビア、１６０＿１：第１のビア、１６０＿２：第２のビア、１６０＿３：第３のビア、１６０＿４：第４のビア、１６２：第２の接続ビア、１７０：抵抗調整パターン、１７０＿１：第１のスリット、１７０＿２：第２のスリット、１７０＿３：第３のスリット、１７２：領域、１７５：抵抗調整パターン、１７５＿１：第１のスリット、１７５＿２：第２のスリット、１７５＿３：第３のスリット、１８０：はんだ層、１９０：レジスト層、２００：接着層、２１０：絶縁膜、２１２：絶縁膜、２２０：実装基板、３００：半導体装置、３１０：半導体装置、４００：半導体装置、４１０：半導体チップ、４２０：第１の電源プレーン、４３０：第２の電源プレーン、４５０：第２の接続ビア、４５２：バンプ、４５４：電極パッド、４６０：第１の接続ビア、４６０＿１：第１のビア、４６０＿２：第２のビア、４６０＿３：第３のビア、４７０：抵抗調整パターン、４７０＿１：第１のスリット、４７０＿２：第２のスリット、４７０＿３：第３のスリット、４８０：貫通孔、４９０：アンダーフィル、５００：絶縁膜、５０２：絶縁膜、５０４：絶縁膜、５１０：外部電極、５２０：はんだボール、５３０：レジスト層

Claims (13)

1. 第１の端子を有する半導体チップと、
   前記第１の端子と電気的に接続された第１の電源プレーンと、
   第１のビアと第２のビアを通して前記第１の電源プレーンと電気的に接続された第２の電源プレーンを有し、
   前記第１の電源プレーンは、前記第１のビアと組み合わされて前記第１のビアと前記第１の端子間の抵抗を増大する第１のパターンを有し、
   前記第１の電源プレーンと前記第２の電源プレーンを電気的に接続する第３のビアを有し、
   前記第２のビアは前記第１のビアと前記第３のビアの間に位置し、
   前記第１のビアは前記第１の端子と前記第２のビアの間に位置し、
   前記第１の電源プレーンは、前記第２のビアと組み合わされて前記第２のビアと前記第１の端子間の抵抗を増大する第２のパターンをさらに有する、半導体装置。
2. 第１の端子を有する半導体チップと、
   前記第１の端子と電気的に接続された第１の電源プレーンと、
   第１のビアと第２のビアを通して前記第１の電源プレーンと電気的に接続された第２の電源プレーンを有し、
   前記第１の電源プレーンは、前記第１のビアと組み合わされて前記第１のビアと前記第１の端子間の抵抗を増大する第１のパターンを有し、
   前記第１の電源プレーンは、前記第２のビアを複数有し、
   前記複数の第２のビアは、前記第１のビアと第１のパターンを囲むように配置される、半導体装置。
3. 前記第１のパターンは、前記第１のビアと前記第１の端子との間に位置する第１のスリットを有し、
   前記第２のパターンは、前記第２のビアと前記第１のビア間に位置する第２のスリットを有し、
   前記第１のスリットは、前記第１の電源プレーンのうち前記第１の端子と重なる領域と、前記第１のビアを結ぶ最も短い直線を横断し、
   前記第２のスリットは前記第１のビアと第２のビア間の直線を横断する、請求項１に記載の半導体装置。
4. 前記第１のスリットと前記第２のスリットは、前記第１の電源プレーンの上面において開口部を有する開いた形状を有し、
   前記第１のスリットの開口部は、前記第１のビアと前記第２のビア間の直線を横断し、
   前記第２のスリットの開口部は、前記第２のビアと前記第３のビア間の直線を横断する、請求項３に記載の半導体装置。
5. 前記第１の電源プレーンは、
   前記第１のビアと前記第１のスリットからなる第１の対を複数、
   前記第２のビアと前記第２のスリットからなる第２の対を複数、
   前記第３のビアを複数有する、請求項３に記載の半導体装置。
6. 前記複数の第１の対、前記複数の第２の対、および前記複数の第３のビアはそれぞれ、互いに平行な列を形成するように配置される、請求項５に記載の半導体装置。
7. 前記第１のパターンは、第１の電源プレーンに設けられた第１のスリットを有する、請求項２に記載の半導体装置。
8. 前記第１の電源プレーンは、前記複数の第２のビアの各々と組み合わされて前記第２のビアと前記第１の端子間の抵抗を増大する第２のパターンを有する、請求項７に記載の半導体装置。
9. 前記第２のパターンは、第１の電源プレーンに設けられた第２のスリットを有し、
   前記第２のスリットは、前記第１のビアと前記第２のビア間の直線を横断する、請求項８に記載の半導体装置。
10. 前記第２のスリットは、開口部を有する開いた形状を有する、請求項９に記載の半導体装置。
11. 前記第２のスリットの前記開口部の幅と前記第１の電源プレーンの厚さの積は、前記第２のビアの前記第１の電源プレーンの表面に平行な面の断面積よりも大きい、請求項４または１０に記載の半導体装置。
12. 前記第１のスリットは、前記第２のスリットよりも長い、請求項３または９に記載の半導体装置。
13. 第１の端子を有する半導体チップと、
    前記第１の端子と電気的に接続された第１の電源プレーンと、
    少なくとも１つの第１のビアと少なくとも１つの第２のビアを通して前記第１の電源プレーンと電気的に接続された第２の電源プレーンを有し、
    前記第１の電源プレーンは、前記第１のビアと組み合わされて前記第１のビアと前記第１の端子間の抵抗を増大するスリット状の第１のパターンを有し、
    前記少なくとも１つの第１のビアは複数の第１のビアから成り、
    前記少なくとも１つに第２のビアは複数の第２のビアから成り、
    前記複数の第１のビアの数は、前記複数の第２のビアの数より少なく、
    前記複数の第１のビアは、前記複数の第２のビアよりも前記第１の端子に近い位置に配置されている、半導体装置。