JP2008300663A - リードフレーム、このリードフレームを用いる半導体装置及びその製造方法 - Google Patents

リードフレーム、このリードフレームを用いる半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2008300663A
JP2008300663A JP2007145651A JP2007145651A JP2008300663A JP 2008300663 A JP2008300663 A JP 2008300663A JP 2007145651 A JP2007145651 A JP 2007145651A JP 2007145651 A JP2007145651 A JP 2007145651A JP 2008300663 A JP2008300663 A JP 2008300663A
Authority
JP
Japan
Prior art keywords
semiconductor chip
substrate
die pad
chip
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007145651A
Other languages
English (en)
Other versions
JP5036409B2 (ja
Inventor
Yuichi Yoshida
裕一 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Miyazaki Oki Electric Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2007145651A priority Critical patent/JP5036409B2/ja
Priority to US12/081,535 priority patent/US7705469B2/en
Publication of JP2008300663A publication Critical patent/JP2008300663A/ja
Application granted granted Critical
Publication of JP5036409B2 publication Critical patent/JP5036409B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】半導体装置の大型化を防止する。
【解決手段】半導体装置１０は、１つ又は２つ以上の開口部２６を有しているダイパッド２４を有しているリードフレームと、ダイパッドの開口部から複数の半導体チップ接続用第２電極パッド３４を露出させてダイパッドに搭載される基板３０と、ダイパッド及び基板に搭載される複数の半導体チップ４０と、半導体チップ４０のチップ電極パッド４２と基板の半導体チップ接続用第１及び第２電極パッド３２及び３４とを接続しているボンディングワイヤ５０と、これらを覆い、かつリード２８の一部分を露出させて設けられている封止部６０とを具えている。
【選択図】図２

Description

この発明は、リードフレーム、及びこのリードフレームを用いる半導体装置に関し、特にダイパッド上に搭載されている複数の半導体チップを封止したマルチチップパッケージ及びその製造方法に関する。
半導体装置、すなわち半導体チップを封止したパッケージについては、様々なパッケージ形態が提案されている。
このようなパッケージ形態の１つに、リードフレーム、すなわちいわゆるリードフレームを用いるマルチチップパッケージがある。
リードフレームを用いるマルチチップパッケージの一例として、ダイパッドを有するリードフレームと、複数のチップのボンディングパッドのそれぞれと電気的に接続される複数の第１のボンディングパッドと、複数の第２のボンディングパッドと、ダイパッドに対して固定されている信号位置変換部とを具えるマルチチップパッケージが知られている（特許文献１参照。）。
このマルチチップパッケージでは、内部に配線された導線を介して第１のボンディングパッドとリードフレームのリードとがそれぞれ一対一に対応して電気的に接続されている。
さらに、上述の第２のボンディングパッドのそれぞれとリードフレームのリードとがワイヤボンディングによって電気的に接続されている。
また、リードフレームを用いるマルチチップパッケージのさらなる例として、基板の対向する第１及び第２の主面の少なくとも一方の主面上に積層された複数のベアチップと、これらベアチップのうち、上下に隣接して位置された２つのベアチップの間に配置されるスペーサと、基板を挟んで水平方向両側に配置され、ベアチップのパッドにボンディングワイヤを介して接続されるインナーリードとを具えるマルチチップパッケージが知られている（特許文献２参照。）。
このマルチチップパッケージでは、スペーサの一端側のベアチップのパッドを対応するインナーリードに接続するボンディングワイヤは、同じスペーサの他端側のベアチップに接触しないように配置されている。
上述した従来のパッケージには、さらなる高性能化、高機能化、及び高密度実装が常に求められている。
特開２００１−００７２７７号公報 特開２００６−２９４７９５号公報
上述したような構成を有する従来のマルチチップパッケージにおいて、基板のダイパッドへの搭載は、ダイパッドの基板搭載面の周端縁に、幅２ｍｍ程度の閉環状の接着領域を確保し、この接着領域に従来公知の任意好適な接着材を塗布して互いに接合することにより行われる。
また、上述した特許文献２には、例えばフラッシュメモリチップといった記憶型の半導体チップを複数個封止したマルチチップパッケージが開示されている。
特に記憶型の半導体チップを封止したマルチチップパッケージには、さらなる大容量化が求められる事例が多々ある。
このような場合には封止される半導体チップの外形サイズがより大型化されることが多く、このような大型化された半導体チップを収容するためにマルチチップパッケージのさらなる大容量化を実現する必要がある。このマルチチップパッケージの大容量化に際し、パッケージサイズは不変とすることを要求される場合がある。
例えば、特許文献１が開示する構成でかかる要求を実現するためには、ダイパッドにおいて開口部の占める面積をより大きく拡張する必要がある。
しかしながら、特許文献１が開示するダイパッドの構成において、この開口部の占める面積をより大きくしようとすると、下記のような問題が発生するおそれがある。
すなわち、ダイパッドと基板とを接着するために必要な接着領域をダイパッドに確保することが困難となる。結果として、ダイパッドとこれに搭載される基板との接合強度が不足してしまうため、パッケージの信頼性が損なわれるおそれがある。
また、この接着領域を確保するためにはダイパッド全体の占める面積をより大きくする必要がある。結果として、封止部の体積をより大きくしなければならなくなる。すなわち、この場合にはパッケージ全体のサイズをより大型化せざるを得ない。
さらに、ダイパッドの平面サイズを拡張することなく開口部の占める面積を拡大するとダイパッド自体の強度が不足するため、特にパッケージの製造工程において、リードフレームに歪みや変形が生じてしまうおそれがある。結果として、例えばダイパッドと基板との接合形態、半導体チップと基板との接合形態、及びボンディングワイヤの接続に予期せぬ変形が生じてしまい、パッケージの強度及び電気的特性といったパッケージの信頼性の要因が損なわれるおそれがある。
この発明は、上記従来技術の問題点に鑑みてなされたものであり、パッケージ全体のサイズを大型化することなく、外形サイズ、特にパッケージの上面をみた場合の平面的なサイズのより大きな半導体チップを複数個搭載して封止することができるダイパッドを有するリードフレーム、このリードフレームを用いる半導体装置及びその製造方法を提供することを目的としている。
上記課題を解決するため、この発明のリードフレームは、下記のような構成上の特徴を有している。
リードフレームは、その構成部分としてのダイパッドを有している。ダイパッドは、第１主面と、第１主面に対向した第２主面とを有している。第１主面には基板搭載領域が設定されている。また、第２主面には、ダイパッド側半導体チップ搭載領域が設定されている。
ダイパッドは、基板搭載領域内であってかつダイパッド側半導体チップ搭載領域外に、第１主面及び第２主面間を貫通して設けられている１つ又は２つ以上の開口部を有している。
この発明の半導体装置は、下記のような構成要素を含んでいる。
半導体装置は、リードフレームを含んでいる。リードフレームは、ダイパッドと、一端がダイパッドの端縁に向かう方向に延在し、ダイパッドを囲んで設けられている複数のリードとを有している。このダイパッドは、基板搭載領域が設定されている第１主面と、第１主面に対向して設けられ、かつダイパッド側半導体チップ搭載領域が設定されている第２主面とを有していて、基板搭載領域内であってかつダイパッド側半導体チップ搭載領域外に、第１主面及び第２主面間を貫通して設けられている１つ又は２つ以上の開口部を有している。
また、半導体装置は、基板を含んでいる。基板は、第１主表面とこの第１主表面と対向した第２主表面とを有している。第１主表面には、基板側半導体チップ搭載領域が設定されており、かつ基板側半導体チップ搭載領域外に複数の半導体チップ接続用第１電極パッドが設けられている。基板の第２主表面は、リードフレームの基板搭載領域に対向して搭載されている。第２主表面には、ダイパッドの開口部から露出する複数の半導体チップ接続用第２電極パッドが設けられている。基板側半導体チップ搭載領域外の第１主表面の領域には複数のリード接続用電極パッドが設けられている。
さらに、半導体装置は、第１半導体チップを含んでいる。第１半導体チップは、表面及びこの表面と対向する裏面を有していて、ダイパッド側半導体チップ搭載領域に裏面を対向させて搭載されており、しかも、表面側に設けられている複数のチップ電極パッドを有している。
さらに、第１ボンディングワイヤは、半導体チップ接続用第２電極パッド及び第１半導体チップのチップ電極パッドを接続している。
さらにまた、半導体装置は、第２半導体チップを含んでいる。第２半導体チップは、表面及びこの表面と対向する裏面を有していて、基板側半導体チップ搭載領域に裏面を対向させて搭載されており、表面側に設けられている複数のチップ電極パッドを有している。
第２ボンディングワイヤは、半導体チップ接続用第１電極パッド及び第２半導体チップのチップ電極パッドを接続している。
また、第３ボンディングワイヤは、リード接続用電極パッド及びリードを接続している。
また、半導体装置は、封止部を具えている。封止部は、ダイパッド、基板、第１半導体チップ、第２半導体チップ、第１ボンディングワイヤ、第２ボンディングワイヤ及び第３ボンディングワイヤを覆い、かつリードの一部分を露出させて設けられている。
この発明の半導体装置の製造方法は、下記（１）から（９）までの工程を含んでいる。
（１）まず、リードフレームを準備する。リードフレームは、デバイスホールが設けられている基材、デバイスホール内に支持リードにより吊られており、基板搭載領域が設定されている第１主面と、この第１主面に対向して設けられ、かつダイパッド側半導体チップ搭載領域が設定されている第２主面とを有していて、基板搭載領域内であってかつダイパッド側半導体チップ搭載領域外に、第１主面及び第２主面を貫通して設けられている１つ又は２つ以上の開口部を有しているダイパッド、及び一端がダイパッドの端縁に向かう方向にデバイスホール内に突出し、かつ他端側が基材上を延在して設けられている複数のリードを有している。
（２）次に、基板を、複数の半導体チップ接続用第２電極パッドをダイパッドの開口部から露出させて、リードフレームの基板搭載領域に搭載する。この基板は、基板側半導体チップ搭載領域が設定されており、かつ基板側半導体チップ搭載領域外に複数の半導体チップ接続用第１電極パッドが設けられている第１主表面及びこの第１主表面と対向しており、複数の半導体チップ接続用第２電極パッドが設けられている第２主表面を有しており、基板側半導体チップ搭載領域外である第１主表面に設けられている複数のリード接続用電極パッドを有している。
（３）表面及びこの表面と対向する裏面を有し、表面側に設けられている複数のチップ電極パッドを有している第１半導体チップを、ダイパッド側半導体チップ搭載領域に裏面を対向させて搭載する。
（４）半導体チップ接続用第２電極パッド及び第１半導体チップのチップ電極パッドを接続する第１ボンディングワイヤを設ける。
（５）表面及びこの表面と対向する裏面を有し、表面側に設けられている複数のチップ電極パッドを有している第２半導体チップを、基板側半導体チップ搭載領域に裏面を対向させて搭載する。
（６）半導体チップ接続用第１電極パッド及び第２半導体チップのチップ電極パッドを接続する第２ボンディングワイヤを設ける。
（７）リード接続用電極パッド及びリードを接続する第３ボンディングワイヤを設ける。
（８）ダイパッド、基板、第１半導体チップ、第２半導体チップ、第１ボンディングワイヤ、第２ボンディングワイヤ及び第３ボンディングワイヤを覆い、かつリードの一部分を露出させる封止部を形成する。
（９）デバイスホール内のリード及び支持リードを切断して個片化する。
この発明の半導体装置の構成によれば、第１主面側の基板搭載領域内であってかつ第２主面側のダイパッド側半導体チップ搭載領域外に、搭載される基板に設けられている複数の電極パッドのみを露出させる１つ又は２つ以上の開口部を有しているダイパッドに、基板及び半導体チップを搭載している。よって、パッケージサイズを大型化することなく平面サイズのより大きな半導体チップを封止して、半導体装置をより高性能化することができる。
また、この発明のリードフレームの開口部は、その面積を基板の複数の電極パッドを露出できる最低限の広さにまで縮小させてあるため、この面積の縮小分だけ、ダイパッド側半導体チップ搭載領域の面積をより拡張して、ダイパッドの全面積に対するダイパッド側半導体チップ搭載領域の割合を大きくすることができる。よって、ダイパッドの強度を確保しつつ平面サイズのより大きな半導体チップを封止することができる。結果として、半導体装置の信頼性を向上させ、さらなる高機能化及び高性能化を図ることができる。
この発明の半導体装置を製造するにあたり、上述した工程を含む製造方法を実施すれば、既に説明した構成を有するこの発明の半導体装置をより効率的に製造可能となる。
以下、図を参照して、この発明の実施の形態につき説明する。なお、添付の図面は、この発明が理解できる程度に、構成要素の形状、大きさ及び配置が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明に用いる各図において、同様の構成成分については同一の符号を付して示し、その重複する説明を省略する場合がある。
第１の実施の形態
（１）半導体装置の構成例
図１及び図２を参照して、この発明の半導体装置の構成例につき説明する。
図１（Ａ）は、この発明の半導体装置を上側からみた概略的な平面図であり、図１（Ｂ）は、下側からみた概略的な平面図である。
なお、図１（Ａ）及び（Ｂ）では、封止部内の構成要素をより分かり易く示すために、この半導体装置の最外層を構成する封止部の図示を省略し、その輪郭のみを点線で示してある。
図２は、図１（Ａ）及び（Ｂ）に示したＩ−Ｉ’一点鎖線に沿って取った切り口を示す概略図である。
図１（Ａ）及び（Ｂ）に示すように、この発明の半導体装置１０は、個片化前にリードフレーム２０の一部であった、後述する基材２１、デバイスホール２２、リード２８及び支持リード２９を含んでいる。このリードフレーム２０自体は、例えば任意好適な材料から形成されている従来公知のリードフレームと同様のものを使用することができる。
この、半導体装置１０は、図２に示すように、第１主面２４ａ及びこの第１主面２４ａに対向している第２主面２４ｂを有しているダイパッド２４を含んでいる。ダイパッド２４の平面形状はこの例では長方形状である。ダイパッド２４には、基板及び半導体チップが搭載される。
このダイパッド２４の第１主面２４ａに基板搭載領域２４ａａが予め設定されている。また、第２主面２４ｂにはダイパッド側半導体チップ搭載領域２５が予め設定されている。
ダイパッド２４は、基板搭載領域２４ａａ内であってかつダイパッド側半導体チップ搭載領域２５外に、第１主面２４ａ及び第２主面２４ｂ間を貫通して設けられている１つ又は２つ以上の開口部２６を有している。
開口部２６は、後述する説明から明らかなように、基板３０の第２主表面３０ｂに設けられている第２電極パッド３４を露出させるためのものである。従って、この開口部２６は第２電極パッド３４を露出させることができることを条件として可能な限り小さい面積となるようにするのがよい。
すなわち、この発明のダイパッド２４は、開口部２６の面積を基板３０の１つ又は２つ以上の第２電極パッド２４を露出できる最低限の広さにまで縮小させてある点に特徴を有している。従って、この面積の縮小分だけ、ダイパッド側半導体チップ搭載領域２５の面積を拡張することができるため、ダイパッド２４の全面積に対するダイパッド側半導体チップ搭載領域２５の割合を大きくすることができる。
このようにすれば、より大型の半導体チップを搭載することができる。また、大型の半導体チップを搭載した場合でも、ダイパッド２４の強度を従来と比較してより効果的に確保することができる。
上述の第１主面２４ａには、基板搭載領域２４ａａより内側、すなわちこの例では第１主面２４ａの輪郭より内側に最小でも幅２ｍｍ程度の環状の接着領域２７が予め設定されている。この接着領域２７は基板３０を搭載するに際して、接着材が設けられて実質的に接着される領域であるいわゆる接着しろである。
上述の開口部２６は、この例では２個所に設けられていて、その形状は長方形である。これら開口部２６は、互いに基板搭載領域２４ａａを挟んでダイパッド２４の短辺に沿ってかつそれぞれの長辺を短辺と平行にして、設けられている。
さらに、このダイパッド２４は、支持リード２９を一体的に有している。この例では短冊状の２本の支持リード２９は、ダイパッド２４の長方形の両短辺の中央近傍にそれぞれの一端が一体的に接続されていて、かつ、両短辺の中央を結ぶ線上をダイパッド２４から離間する方向に対して一直線状に延在している。
一方、図１（Ａ）、（Ｂ）及び図２に示す短冊状の複数のリード２８は、リードフレーム２０が有していたリード２８であり、これらリード２８は、半導体装置１０の外部端子として機能する。
これらリード２８は、図示例では上面側からみた平面形状が長方形をしていて、しかもそれぞれの一端をダイパッド２４の端縁に対向させて並置されている。なお、リード２６の形状は、選択されたリードフレームの形態、切断位置等の選択により任意好適な形状とすることができる。
従って、これらリード２８は、それぞれの支持リード２９の両側に、この例では同数ずつ配列して、かつダイパッド２４を両側から囲むようにして設けられている。なお、リード２８の数、及び配置位置は、リードフレームの選択、搭載される基板及び半導体チップの選択により任意好適なものとすることができる。
この例ではそれぞれのリード２８は、長方形のダイパッド２４の対向する２本の短辺に沿う方向に、この短辺とは離間して、互いに長尺方向を平行にして配列されている。
なお、リード２８は、銅、又はアルミニウムといった導電性材料による従来公知の構成を有している。
この発明の半導体装置１０は基板３０を含んでいる。この例では基板３０はプリント配線基板である。このプリント配線基板は、平面形状が長方形状の板状部材である。基板３０は、この例ではその表面、裏面及び／又は厚み内に１層又は２層以上の配線層を含む。複数層の配線層を有するプリント配線基板は、例えば埋込みヴィア、スルーホールを埋め込む貫通電極といった構成によりこれらが互いに電気的に接続された配線構造を有する。
基板３０は、好ましくは例えば後述する各種の電極パッドに入力される信号を任意好適な他の電極パッドに位置変換して出力する機能を有している。
基板３０は、第１主表面３０ａ及びこの第１主表面３０ａと対向している第２主表面３０ｂを有している。
この第１主表面３０ａには、基板側半導体チップ搭載領域３０ａａが予め設定されている。第１主表面３０ａの、この基板側半導体チップ搭載領域３０ａ外の領域には、半導体チップ接続用第１電極パッド３２が設けられている。半導体チップ接続用第１電極パッド３２は複数個、すなわちこの例では４つが基板３０の短辺に沿って配列されている。
さらに、第１主表面３０ａには、リード接続用電極パッド３６が設けられている。リード接続用電極パッド３６は複数個、この例では４つが半導体チップ接続用第１電極パッド３２の配列より外側の領域に基板３０の短辺に沿って、配列されている。
一方、第２主表面３０ｂは、基板３０がダイパッド２４の基板搭載領域２４ａａに搭載される面である。この第２主表面３０ｂには、複数の半導体チップ接続用第２電極パッド３４が設けられている。
既に説明したとおり、ダイパッド２４には、互いに平行な２つの開口部２６が設けられているので、半導体チップ接続用第２電極パッド３４は、基板３０がダイパッド２４に搭載されると、第２主表面３０ｂの、ダイパッド２４の開口部２６から露出する。この実施の形態例では、基板３０の短辺に沿って４つ互いに平行に配列されている半導体チップ接続用第２電極パッド３４全てを一組として各開口部２６に露出するようにそれぞれ搭載されている。
この開口部２６は、基板３０の電極パッドの配置によって、任意好適な形状及び個数とすることができる。例えば基板３０が、一方の短辺のみに沿って配列されている複数の半導体チップ接続用第２電極パッド３４を有している場合には、これらの電極パッド３４を一括して露出させる開口部２６を１つ形成すればよい。
搭載に際しては、ダイパッド２４の接着領域２７に、従来公知の任意好適な例えばエポキシ樹脂といった接着材を塗布することによって、ダイパッド２４と基板３０とを接着する。
この例では、基板３０の上面側からみた輪郭サイズとダイパッド２４の上面側からみた輪郭形状及びサイズとを実質的に同一形状及び同一サイズに揃えてある。すなわち、ダイパッド２４と搭載されている状態の基板３０の輪郭は、突出する支持リード２９部分を除き一致している。なお、基板３０の上面側からみた輪郭サイズとダイパッド２４の輪郭形状及びサイズとは必ずしも一致させなくともよい。パッケージ全体のバランス、利点を損なわない範囲で、例えば基板３０の端縁がダイパッド２４の端縁から若干突出する態様とすることもできる。
なお、リード接続用電極パッド３６は、基板３０の第２主表面３０ｂ側に設けることもできる。この場合には、開口部２６を半導体チップ接続用第２電極パッド３４及びリード接続用電極パッド３６をともに露出させる構成とするのがよい。
半導体装置１０は、第１半導体チップ４０Ａを含んでいる。この第１半導体チップ４０Ａは、ダイパッド２４のダイパッド側半導体チップ搭載領域２５に搭載されている。
第１半導体チップ４０Ａは、表面４０Ａａ及びこの表面４０Ａａと対向する裏面４０Ａｂを有する直方体状の形状を有している。第１半導体チップ４０Ａの表面４０Ａａ及び裏面４０Ａｂは、略正方形として示してあるがこれに限定されない。
第１半導体チップ４０Ａは、ダイパッド２４のダイパッド側半導体チップ搭載領域２５に、裏面４０Ａｂを対向させて搭載されている。
第１半導体チップ４０Ａは、表面４０Ａａ側から露出して設けられている複数のチップ電極パッド４２Ａを有している。
複数のチップ電極パッド４２Ａは、対向する２辺それぞれに沿って各辺と平行に配列されている。
第１半導体チップ４０Ａは、チップ電極パッド４２Ａが配列されている辺が、ダイパッド２４の開口部２６から露出している基板３０の半導体チップ接続用第２電極パッド３４の配列に対して略平行となるように、ダイパッド２４に搭載されている。
第１半導体チップ４０Ａは、好ましくは例えばフラッシュメモリチップといった任意好適な所望の機能を有する半導体チップとすることができる。
半導体装置１０は、第１ボンディングワイヤ５０Ａを具えている。第１ボンディングワイヤ５０Ａは、半導体チップ接続用第２電極パッド３４及び第１半導体チップ４０Ａのチップ電極パッド４２Ａ間を接続している。
半導体装置１０は、第２半導体チップ４０Ｂを含んでいる。第２半導体チップ４０Ｂは、基板３０の半導体チップ接続用第１電極パッド３２に挟まれた基板側半導体チップ搭載領域３０ａａに搭載されている。
第２半導体チップ４０Ｂは、表面４０Ｂａ及びこの表面４０Ｂａと対向する裏面４０Ｂｂを有し、第１半導体チップ４０Ａと同様の外形を有している。
第２半導体チップ４０Ｂは、基板側半導体チップ搭載領域３０ａａに裏面４０Ｂｂを対向させて搭載されている。
第２半導体チップ４０Ｂは、複数のチップ電極パッド４２Ｂを有している。チップ電極パッド４２Ｂは、表面４０Ｂａから露出して設けられている。
この例では複数のチップ電極パッド４２Ｂは、対向する２辺それぞれに沿って配列されている。
第２半導体チップ４０Ｂは、チップ電極パッド４２Ｂが配列されている辺が基板３０の半導体チップ接続用第１電極パッド３２の配列に対して略平行となるように、基板３０に搭載されている。
半導体装置１０は、第２ボンディングワイヤ５０Ｂを具えている。第２ボンディングワイヤ５０Ｂは、半導体チップ接続用第１電極パッド３２及び第２半導体チップ４０Ｂのチップ電極パッド４２Ｂ間を接続している。
第２半導体チップ４０Ｂの形状は、第１半導体チップ４０Ａの形状とは同一であっても又は異なっていてもよい。さらに、第２半導体チップ４０Ｂの機能は、第１半導体チップ４０Ａの機能とは同一であってもよく、又は異なっていてもよい。
半導体装置１０は、第３ボンディングワイヤ５０Ｃを具えている。第３ボンディングワイヤ５０Ｃは、基板３０のリード接続用電極パッド３６及びリード２８間を接続している。
半導体装置１０は、封止部６０を具えている。封止部６０は、ダイパッド２４、基板３０、第１半導体チップ４０Ａ、第２半導体チップ４０Ｂ、第１ボンディングワイヤ５０Ａ、第２ボンディングワイヤ５０Ｂ及び第３ボンディングワイヤ５０Ｃを覆い、かつリード２８の一部分を露出させている。
この発明の半導体装置の構成によれば、ダイパッドには、このダイパッドに搭載される基板の電極パッドを露出させるための最小限度の広さ、すなわち面積の開口部を設けてあるので、基板に対するダイパッドの接着領域を確保することができる。従って、平面サイズのより大きな半導体チップを封止した場合であっても封止部の外形サイズ、すなわち半導体装置の外形サイズを大型化することなくマルチチップパッケージを得ることができる。
また、開口部は、電極パッドのみを露出させるために必要最小限度の広さ、すなわち面積でダイパッドに設けられているので、ダイパッド全体としての残存する面積が従来よりも著しく大きい、その結果として、ダイパッドの強度を維持しつつ平面サイズのより大きな半導体チップを封止することができる。このように、半導体装置をより大型の高性能な半導体チップの搭載により高機能化しつつその信頼性を維持することができる。
（２）半導体装置の製造方法例
次に、図３及び図４を参照して、この発明の半導体装置の製造方法の実施の形態例につき説明する。
図３（Ａ）及び（Ｂ）は、この発明の半導体装置の製造方法を説明するための工程図である。
図４（Ａ）及び（Ｂ）は、図３に続く、工程図である。
まず、リードフレーム２０を準備する。リードフレーム自体は種々の形態のものが市場にて入手可能である。
なお、この発明の半導体装置は、製造工程においてリードフレームから切り出される、すなわち個片化されることにより完成するが、ダイパッド２４以外の個片化工程前のリードフレーム２０の構成については従来用いられているリードフレームと何ら変わるところはないので、ここでは基本的な形状につき簡単に説明する。
リードフレーム２０は、従来公知の任意好適な例えば銅といった素材により形成された長尺のいわゆるベース（図示せず。）を含んでいる。
ベースには長尺辺の延在方向に沿って複数のデバイスホール２２が順次に配列されて設けられている。各デバイスホール２２内にはダイパッド２４が支持リード２９により、吊られて支持されている。
なお、リードフレーム２０は、ベースの長尺方向に直列に配置されたデバイスホール２２を具えているが、１つのデバイスホール２２、すなわち１つのダイパッド２４のみを示して製造工程につき説明する。
この発明の半導体装置の製造工程に適用して好適なリードフレーム２０は、既に説明したとおり、半導体チップ搭載領域２５外の領域に開口部２６が形成されているダイパッド２４を有している点に構成上の特徴を有している。
このダイパッド２４の構成例については、図１（Ａ）、（Ｂ）及び図２を参照して既に説明したので、その詳細な説明は省略する。
図３（Ａ）に示すように、基板３０を既に説明した構成を有するリードフレーム２０のダイパッド２４の基板搭載領域２４ａａに搭載する。この搭載工程は、エポキシ樹脂といった従来公知の接着材を用いて常法に従って行うことができる。
接着は、リードフレーム２０の基板搭載領域２４ａａの一部分である接着領域２７を接着しろとして用いる。すなわち接着領域２７に接着材を塗布することにより行えばよい。
図１（Ａ）、（Ｂ）及び図２を参照して、既に説明したように、搭載される基板３０は、第１主表面３０ａ側に基板側半導体チップ搭載領域３０ａａを有している。加えて、基板３０は、基板側半導体チップ搭載領域３０ａａ外に複数の半導体チップ接続用第１電極パッド３２を有している。なお、この基板３０についての詳細な説明は、重複する説明を回避するために省略する。
上述したような構成を有する基板３０を、リードフレーム２０の基板搭載領域２４ａａに搭載する。
このとき、基板３０は、第２主表面３０ｂ側の複数の半導体チップ接続用第２電極パッド３４をダイパッド２４の開口部２６から露出させて搭載する。
次に、図３（Ｂ）に示すように、第１半導体チップ４０Ａを、ダイパッド側半導体チップ搭載領域２５に、その裏面４０Ａｂを対向させて搭載する。この工程は従来公知のダイボンディング材、すなわち任意好適な接着材を用いて常法に従って行えばよい。
さらに、基板３０の半導体チップ接続用第２電極パッド３４及び第１半導体チップ４０Ａのチップ電極パッド４２Ａを接続する第１ボンディングワイヤ５０Ａを設ける。この工程は従来公知のいわゆるボンディングツールを用いて行うことができる。
次いで、図４（Ａ）に示すように、第１ボンディングワイヤ５０Ａの形成までが終了した製造途中の構造体、すなわちリードフレーム２０を裏返して、基板３０の第１主表面３０ａを上側に向けて露出させる。
次に、第２半導体チップ４０Ｂを基板３０に搭載する。第２半導体チップ４０Ｂは、表面４０Ｂａ及びこの表面４０Ｂａと対向する裏面４０Ｂｂを有している。また、第２半導体チップ４０Ｂは、表面４０Ｂａ側に設けられている複数のチップ電極パッド４２Ｂを有している。
第２半導体チップ４０Ｂは、第２半導体チップ４０Ｂの裏面４０Ｂｂを基板３０の基板側半導体チップ搭載領域３０ａａに対向させて搭載する。この工程は従来公知のダイボンディング材を用いて常法に従って行えばよい。
次に、第２ボンディングワイヤ５０Ｂを常法に従って設ける。この第２ボンディングワイヤ５０Ｂは、基板３０の半導体チップ接続用第１電極パッド３２及び第２半導体チップ４０Ｂのチップ電極パッド４２Ｂを接続する。
さらに、図４（Ｂ）に示すように、常法に従って、第３ボンディングワイヤ５０Ｃを設ける。第３ボンディングワイヤ５０Ｃは、基板３０のリード接続用電極パッド３６及びリードフレーム２０のリード２８を接続する。
次に、封止部６０を、常法に従って形成する。封止部６０は、ダイパッド２４、基板３０、第１半導体チップ４０Ａ、第２半導体チップ４０Ｂ、第１ボンディングワイヤ５０Ａ、第２ボンディングワイヤ５０Ｂ及び第３ボンディングワイヤ５０Ｃを覆い、かつリード２８の一部分を露出させる形態で形成する。
封止部６０は、好ましくは例えば従来公知のモールド樹脂、液状樹脂等の任意好適な材料を用いて、いわゆる封止金型を用いる従来公知の封止工程により形成することができる。
封止部６０は、例えば所定の形状及び容積の空間、すなわちキャビティを画成することができる金型を用い、封止樹脂材料をこのキャビティ内に供給してこれを硬化することにより形成することができる。
封止部６０の硬化後、金型を取り外して個片化工程を行う。この個片化工程は、例えば回転するブレードを用いて、残存するデバイスホール２２内のリード２８及び支持リード２９を切断することにより行えばよい。
この個片化工程により封止部６０から露出したリード２８は外部端子として機能できるようになる。このようにしてリードフレーム２０から半導体装置１０が切り出されて完成する。
第２の実施の形態
（１）半導体装置の構成例
図５を参照して、この発明の半導体装置の第２の実施の形態の構成例につき説明する。
なお、平面図については、既に説明した図１とほぼ同様になるので図示及びその詳細な説明を省略する。
図５は、半導体装置を図１（Ａ）及び（Ｂ）に示したＩ−Ｉ’一点鎖線と同じ位置で切断した切り口を示す概略図である。
この第２の実施の形態の半導体装置１０は、複数のスペーサ基板、すなわち第１及び第２スペーサ基板７０Ａ及び７０Ｂを挟んで搭載される複数の半導体チップが基板及びダイパッドに搭載されている点に構成上の特徴を有している。
なお、スペーサ基板を除いて、ダイパッド、すなわちリードフレーム２０、搭載されている基板３０及び半導体チップといった半導体装置の構成要素については既に説明した第１の実施の形態と同様であるのでこれらの具体的な構成についての詳細な説明は省略する。
図５に示すように、この発明の半導体装置１０は、個片化前にリードフレーム２０の一部を構成していたダイパッド２４を含んでいる。
このダイパッド２４の第１主面２４ａに基板３０が搭載されている。
この例では、基板３０の上面側からみた輪郭サイズとダイパッド２４の上面側からみた輪郭サイズとを同一サイズに揃えてある。すなわち、ダイパッド２４と搭載されている状態の基板３０の輪郭は、突出する支持リード２９部分（図１（Ａ）及び（Ｂ）参照。）を除き一致している。
半導体装置１０は、第１半導体チップ４０Ａを含んでいる。この第１半導体チップ４０Ａは、ダイパッド２４のダイパッド側半導体チップ搭載領域２５に搭載されている。
第１半導体チップ４０Ａは、ダイパッド２４のダイパッド側半導体チップ搭載領域２５に、裏面４０Ａｂを対向させて搭載されている。
第１半導体チップ４０Ａは、チップ電極パッド４２Ａが配列されている辺が、ダイパッド２４の開口部２６から露出している基板３０の半導体チップ接続用第２電極パッド３４の配列に対して略平行となるようにダイパッド２４に搭載されている。
半導体装置１０は、第１ボンディングワイヤ５０Ａを具えている。第１ボンディングワイヤ５０Ａは、半導体チップ接続用第２電極パッド３４及び第１半導体チップ４０Ａのチップ電極パッド４２Ａを接続している。
第１半導体チップ４０Ａの表面４０Ａａ上には、第１スペーサ基板７０Ａが搭載されている。
第１スペーサ基板７０Ａは、表面７０Ａａ及びこの表面７０Ａａと対向する裏面７０Ａｂを有している板状部材である。第１スペーサ基板７０Ａは、複数のチップ電極パッド４２Ａを露出させて搭載されている。
第１スペーサ基板７０Ａの平面形状は、第１半導体チップ４０Ａの平面形状と相似形である。また、第１スペーサ基板７０Ａの平面形状の大きさは、チップ電極パッド４２Ａを露出させることができる程度に、第１半導体チップ４０Ａより小さい面積とされる。
第１スペーサ基板７０Ａは、好ましくは例えばシリコン基板とするのがよい。なお、シリコン基板のみならず、放熱性等を考慮して、任意好適な他の材料からなる基板を用いることもできる。
第１スペーサ基板７０Ａの表面７０Ａａ上には、第２半導体チップ４０Ｂが搭載されている。
第２半導体チップ４０Ｂは、この例では第１半導体チップ４０Ａと同一形状及び同一サイズのチップである。すなわち、第２半導体チップ４０Ｂは、表面４０Ｂａ及びこの表面４０Ｂａと対向する裏面４０Ｂｂを有している。
第２半導体チップ４０Ｂは、その裏面４０Ｂｂを第１スペーサ基板７０Ａの表面７０Ａａに対向させて搭載されている。
このとき、第２半導体チップ４０Ｂは、その平面的な輪郭を第１半導体チップ４０Ａの平面的な輪郭に一致するよう重ね合わせて搭載されている。
第２ボンディングワイヤ５０Ｂは、ダイパッド２４の開口部２６から露出する半導体チップ接続用第２電極パッド３４及び第２半導体チップ４０Ｂのチップ電極パッド４２Ｂを接続している。
半導体装置１０は、さらに、第３半導体チップ４０Ｃを含んでいる。第３半導体チップ４０Ｃは、基板３０の半導体チップ接続用第１電極パッド３２に挟まれた基板側半導体チップ搭載領域３０ａａに搭載されている。
第３半導体チップ４０Ｃは、表面４０Ｃａ及びこの表面４０Ｃａと対向する裏面４０Ｃｂを有しており、第１及び第２半導体チップ４０Ａ及び４０Ｂと同様の外形を有している。
第３半導体チップ４０Ｃは、基板側半導体チップ搭載領域３０ａａに裏面４０Ｃｂを対向させて搭載されている。
第３ボンディングワイヤ５０Ｃは、半導体チップ接続用第１電極パッド３２及び第３半導体チップ４０Ｃのチップ電極パッド４２Ｃを接続している。
第３半導体チップ４０Ｃの表面４０Ｃａ上には、第１スペーサ基板７０Ａと同様の形態を有している第２スペーサ基板７０Ｂが搭載されている。
第２スペーサ基板７０Ｂは、表面７０Ｂａ及びこの表面７０Ｂａと対向する裏面７０Ｂｂを有している板状部材である。第２スペーサ基板７０Ｂは、第３半導体チップ４０Ｃの複数のチップ電極パッド４２Ｃを露出させて搭載されている。
第２スペーサ基板７０Ｂの表面７０Ｂａ上には、第４半導体チップ４０Ｄが搭載されている。
第４半導体チップ４０Ｄは、この例では第１半導体チップ４０Ａと同一形状及び同一サイズのチップである。すなわち、第４半導体チップ４０Ｄは、表面４０Ｄａ及びこの表面４０Ｄａと対向する裏面４０Ｄｂを有している。
第４半導体チップ４０Ｄは、その裏面４０Ｄｂを第２スペーサ基板７０Ｂの表面７０Ｂａに対向させて搭載されている。
このとき、第４半導体チップ４０Ｄは、その平面的な輪郭を第３半導体チップ４０Ｃの平面的な輪郭に一致するよう重ね合わせて搭載されている。
第４ボンディングワイヤ５０Ｄは、半導体チップ接続用第１電極パッド３２及び第４半導体チップ４０Ｄのチップ電極パッド４２Ｄを接続している。
半導体装置１０は、第５ボンディングワイヤ５０Ｅを具えている。第５ボンディングワイヤ５０Ｅは、基板３０のリード接続用電極パッド３６及びリード２８を接続している。
半導体装置１０は、封止部６０を具えている。封止部６０は、ダイパッド２４、基板３０、第１半導体チップ４０Ａ、第２半導体チップ４０Ｂ、第３半導体チップ４０Ｃ、第４半導体チップ４０Ｄ、第１ボンディングワイヤ５０Ａ、第２ボンディングワイヤ５０Ｂ、第３ボンディングワイヤ５０Ｃ、第４ボンディングワイヤ５０Ｄ及び第５ボンディングワイヤ５０Ｅを覆い、かつリード２８の一部分を露出させている。
この実施の形態の半導体装置の構成によれば、既に説明した第１の実施の形態と同様に、ダイパッドに搭載される基板の電極パッドを露出させるための最小限度の広さ、すなわち面積の開口部を設けてあるので、基板に対するダイパッドの接着領域を確保することができる。従って、平面サイズのより大きな半導体チップを封止した場合であっても封止部の外形サイズ、すなわち半導体装置の外形サイズを大型化することなくマルチチップパッケージを得ることができる。
また、開口部は、電極パッドのみを露出させるために必要最小限度の広さ、すなわち面積でダイパッドに設けられているので、ダイパッド全体としての残存する面積が従来よりも著しく大きい、その結果として、ダイパッドの強度を維持しつつ平面サイズのより大きな半導体チップを封止することができる。このように、半導体装置をより大型の高性能な半導体チップの搭載により高機能化しつつその信頼性を維持することができる。
なお、この例では、同一形状及び同一サイズの複数個の半導体チップを搭載する構成について説明したが、この発明の目的を損なわない範囲でこれに限定されず、搭載される半導体チップは、互いに異なる機能、異なる形状、異なるサイズのいずれか又はこれらの組み合わせにより選択される任意好適な複数個の半導体チップを組み合わせることができる。
また、上述の説明において、４個の半導体チップを搭載する例を説明したが、搭載される半導体チップの個数は例示に過ぎず、例えば基板上に搭載する半導体チップを１個のみとする、すなわち全体として３個の半導体チップを搭載する構成とするか、又は上述した４個の半導体チップを搭載する例に、さらなる半導体チップを、スペーサ基板を介して積層することもできる。
（２）半導体装置の製造方法例
次に、図６を参照して、図５に示した半導体装置の製造方法の実施の形態につき説明する。
図６（Ａ）、（Ｂ）及び（Ｃ）は、この例の半導体装置の製造方法の一例を説明するための工程図である。
なお、この例の製造工程は、第１の実施の形態で既に説明した図３（Ｂ）に示した構造に至る工程までは同様であるため、かかる工程までは説明を省略し、図６（Ａ）以下を図３（Ｂ）に続く図として説明する。
まず、リードフレーム２０を準備する。リードフレーム自体は種々の形態のものが市場にて入手可能である。
この発明の半導体装置の製造工程に適用して好適なリードフレーム２０は、開口部２６を具えるダイパッド２４を含む点に構成上の特徴を有している。
ダイパッド２４は、第１主面２４ａ及びこの第１主面２４ａに対向している第２主面２４ｂを有している。ダイパッド２４には、基板及び半導体チップが搭載される領域が予め設定されている。
このダイパッド２４の第１主面２４ａに基板搭載領域２４ａａが設けられている。また、第２主面２４ｂにはダイパッド側半導体チップ搭載領域２５が設けられている。
ダイパッド２４は、基板搭載領域２４ａａ内であってかつダイパッド側半導体チップ搭載領域２５外に、第１主面２４ａから第２主面２４ｂに貫通して設けられている１つ又は２つ以上の開口部２６を有している。
第１主面２４ａには、基板搭載領域２４ａａより内側、すなわちこの例では第１主面２４ａの輪郭より内側に最小でも幅２ｍｍ程度の環状の接着領域２７が予め設定されている。
次いで、図６（Ａ）に示すように、図３（Ｂ）に示す第１半導体チップ４０Ａの表面４０Ａａ上に、第１スペーサ基板７０Ａを、第１半導体チップ４０Ａの複数のチップ電極パッド４２Ａを露出させて搭載する。
この工程は、従来公知のエポキシ樹脂といったダイボンディング材を用いて常法に従って行うことができる。
さらに、この第１スペーサ基板７０Ａの表面７０Ａａ上に第２半導体チップ４０Ｂを搭載する。このとき、第２半導体チップ４０Ｂの裏面４０Ｂｂを第１スペーサ基板７０Ａの表面７０Ａａに対向させて搭載する。また、この例では第２半導体チップ４０Ｂの輪郭を第１半導体チップ４０Ａの輪郭に重ね合わせて一致するよう搭載する。
この工程は、従来公知のエポキシ樹脂といったダイボンディング材を用いて常法に従って行うことができる。
さらに、開口部２６から露出している基板３０の半導体チップ接続用第２電極パッド３４及び第２半導体チップ４０Ｂのチップ電極パッド４２Ｂを、第２ボンディングワイヤ５０Ｂにより接続する。第２ボンディングワイヤ５０Ｂは、第１ボンディングワイヤ５０Ａと同様にして設けることができる。
次いで、図６（Ｂ）に示すように、第２ボンディングワイヤ５０Ｂの形成までが終了した製造途中の構造体、すなわちリードフレーム２０を裏返して、基板３０の第１主表面３０ａを上側に向けて露出させる。
次に、第３半導体チップ４０Ｃを、基板３０の基板側半導体チップ搭載領域３０ａａに、常法に従って搭載する。このとき、第３半導体チップ４０Ｃの裏面４０Ｃｂを基板側半導体チップ搭載領域３０ａａに対向させて搭載する。第３半導体チップ４０Ｃは、基板３０の半導体チップ接続用第１電極パッド３２を露出させて搭載する。
さらに、基板３０の半導体チップ接続用第１電極パッド３２及び第３半導体チップ４０Ｃのチップ電極パッド４２Ｃを接続する第３ボンディングワイヤ５０Ｃを設ける。第３ボンディングワイヤ５０Ｃは、既に説明した他のボンディングワイヤと同様の工程により設けることができる。
次いで、第２スペーサ基板７０Ｂを、第３半導体チップ４０Ｃの表面４０Ｃａ上に、第２スペーサ基板７０Ｂの裏面７０Ｂｂを対向させて搭載する。このとき、複数の第３半導体チップ４０Ｃのチップ電極パッド４２Ｃが第２スペーサ基板７０Ｂの輪郭から露出するよう第１スペーサ基板７０Ａの搭載と同様にして搭載する。
次に、第４半導体チップ４０Ｄを、第２スペーサ基板７０Ｂの表面７０Ｂａ上に搭載する。このとき、第４半導体チップ４０Ｄの裏面４０Ｄｂを第２スペーサ基板７０Ｂの表面７０Ｂａに対向させて、他の半導体チップの搭載と同様の工程により搭載する。また、この例では第４半導体チップ４０Ｄの輪郭を第３半導体チップ４０Ｃの輪郭に重ね合わせて一致するよう搭載する。
さらに、基板３０の半導体チップ接続用第１電極パッド３２及び第４半導体チップ４０Ｄのチップ電極パッド４２Ｄを接続する第４ボンディングワイヤ５０Ｄを設ける。第４ボンディングワイヤ５０Ｄは、既に説明した他のボンディングワイヤと同様の工程により設けることができる。
次いで、基板３０のリード接続用電極パッド３６及びリードフレーム２０のリード２８を接続する第５ボンディングワイヤ５０Ｅを、既に説明した他のボンディングワイヤと同様の工程により設ける。
図６（Ｃ）に示すように、封止部６０を形成する。この封止部６０は、ダイパッド２４、基板３０、第１半導体チップ４０Ａ、第２半導体チップ４０Ｂ、第３半導体チップ４０Ｃ、第４半導体チップ４０Ｄ、第１スペーサ基板７０Ａ、第２スペーサ基板７０Ｂ、第１ボンディングワイヤ５０Ａ、第２ボンディングワイヤ５０Ｂ、第３ボンディングワイヤ５０Ｃ、第４ボンディングワイヤ５０Ｄ、及び第５ボンディングワイヤ５０Ｅを覆い、かつリード２８の一部分を露出させて形成する。
封止部６０は、好ましくは例えば従来公知のモールド樹脂、液状樹脂等の任意好適な材料を用いて、既に説明した第１の実施の形態と同様の封止工程により形成することができる。
最後に個片化工程を行う。この個片化工程は、例えば回転するブレードを用いて、残存するデバイスホール２２内のリード２８及び支持リード２９を切断することにより行えばよい。
この個片化工程により封止部６０から露出したリード２８は外部端子として機能できるようになる。このようにしてリードフレーム２０から半導体装置１０が切り出されて完成する。
（３）変形例の構成
図７を参照して、上述した第２の実施の形態の半導体装置の変形例につき説明する。
なお、平面図については、既に説明した図１とほぼ同様になるので図示及びその詳細な説明を省略する。
図７は、半導体装置を図１（Ａ）及び（Ｂ）に示したＩ−Ｉ’一点鎖線と同じ位置で切断した切り口を示す概略図である。
この例の半導体装置１０は、基板３０及びダイパッド２４に搭載されている最外側の半導体チップ上にさらなるスペーサ基板が搭載されており、かつこれら最外側のスペーサ基板の表面が封止部６０から露出している点に構成上の特徴を有している。
これら最外側のスペーサ基板以外の構成は、既に説明した第２の実施の形態の半導体装置の構成例と何ら変わるところがないので、第２の実施の形態と共通の構成要素については同一番号を付して詳細な説明は省略する。
図７に示すように、半導体装置１０は第３スペーサ基板７０Ｃを具えている。すなわち、第２半導体チップ４０Ｂの表面４０Ｂａ上には、この例では第１スペーサ基板７０Ａと同一形状の第３スペーサ基板７０Ｃが第１スペーサ基板７０Ａの輪郭に重なるように、第２半導体チップ４０Ｂの複数のチップ電極パッド４２Ｂを露出させて設けられている。
また、半導体装置１０は、第４スペーサ基板７０Ｄをさらに具えている。すなわち、第４半導体チップ４０Ｄの表面４０Ｄａ上には、この例では第２スペーサ基板７０Ｂと同一形状の第４スペーサ基板７０Ｄが第２スペーサ基板７０Ｂの輪郭に重なるように、第４半導体チップ４０Ｄの複数のチップ電極パッド４２Ｄを露出させて設けられている。
この例の封止部６０は、第３スペーサ基板７０Ｃの表面７０Ｃａの全面及び第４スペーサ基板７０Ｄの表面７０Ｄａの全面を露出させて設けられている。
このように、封止部から最上層のスペーサ基板の表面を露出させる構成とすれば、スペーサ基板の表面が外部環境、すなわち大気に露出する。よって、動作時の半導体チップ及び基板の発生する熱を、スペーサ基板により伝導させて、より効率的に外部環境に放熱させることができる。結果として、放熱性が良好なため、半導体装置の動作、すなわち電気的特性をより安定させることができる。また、発熱こそ大きいがより高性能な半導体チップを採用することができるため、半導体装置全体としての性能をより向上させることができる。
これら、第１スペーサ基板７０Ａ、第２スペーサ基板７０Ｂ、第３スペーサ基板７０Ｃ及び第４スペーサ基板７０Ｄはいずれも、熱伝導性、放熱性といった観点から好ましくは例えばシリコン基板とするのがよい。
（４）変形例の製造方法
次に、図８を参照して、この例の半導体装置の製造方法につき説明する。
図８（Ａ）、（Ｂ）及び（Ｃ）は、この例の半導体装置の製造方法を説明するための工程図である。
この例の製造方法における各工程は既に説明した第２の実施の形態と何ら変わるところがないため、その詳細な説明は省略する。
なお、この例の製造工程は、第２の実施の形態で既に説明した図６（Ａ）に示した構造に至る工程までは同様であるため、図８（Ａ）以下を図６（Ａ）に続く図として説明する。
図８（Ａ）に示すように、第２半導体チップ４０Ｂの搭載終了後、さらに第３スペーサ基板７０Ｃを搭載する。
すなわち、第３スペーサ基板７０Ｃを第２半導体チップ４０Ｂの表面４０Ｂａ上に、第３スペーサ基板７０Ｃの裏面７０Ｃｂを対向させて、他のスペーサ基板と同様の工程により搭載する。
この例では第１スペーサ基板７０Ａと同一形状の第３スペーサ基板７０Ｃを下側に位置する第１スペーサ基板７０Ａの輪郭に重なるように、かつ第２半導体チップ４０Ｂの複数のチップ電極パッド４２Ｂを露出するように搭載される。
次いで、図８（Ｂ）に示すように、製造途中の構造体、すなわちリードフレーム２０を裏返して、基板３０の第１主表面３０ａを上側に向けて露出させる。
次に、第３半導体チップ４０Ｃを、基板３０の基板側半導体チップ搭載領域２５に、常法に従って搭載する。
さらに、基板３０の半導体チップ接続用第１電極パッド３２及び第３半導体チップ４０Ｃのチップ電極パッド４２Ｃを接続する第３ボンディングワイヤ５０Ｃを設ける。
次いで、第３半導体チップ４０Ｃの表面４０Ｃａ上に、第２スペーサ基板７０Ｂの裏面７０Ｂｂを対向させて搭載する。
次に、第４半導体チップ４０Ｄを、第２スペーサ基板７０Ｂの表面７０Ｂａ上に搭載する。
さらに、基板３０の半導体チップ接続用第１電極パッド３２及び第４半導体チップ４０Ｄのチップ電極パッド４２Ｄを接続する第４ボンディングワイヤ５０Ｄを設ける。
次いで、基板３０のリード接続用電極パッド３６及びリードフレーム２０のリード２８を接続する第５ボンディングワイヤ５０Ｅを、既に説明した他のボンディングワイヤと同様の工程により設ける。
次に、第４スペーサ基板７０Ｄを、他のスペーサ基板の搭載と同様の工程により第４半導体チップ４０Ｄ上に搭載する。すなわち、第４半導体チップ４０Ｄの表面４０Ｄａ上には、この例では第２スペーサ基板７０Ｂと同一形状の第４スペーサ基板７０Ｄを第２スペーサ基板７０Ｂの輪郭に重なるように、第４半導体チップ４０Ｄの複数のチップ電極パッド４２Ｄを露出させて搭載する。
図８（Ｃ）に示すように、封止部６０を形成する。この封止部６０は、ダイパッド２４、基板３０、第１半導体チップ４０Ａ、第２半導体チップ４０Ｂ、第３半導体チップ４０Ｃ、第４半導体チップ４０Ｄ、第１スペーサ基板７０Ａ、第２スペーサ基板７０Ｂ、第１ボンディングワイヤ５０Ａ、第２ボンディングワイヤ５０Ｂ、第３ボンディングワイヤ５０Ｃ、第４ボンディングワイヤ５０Ｄ、及び第５ボンディングワイヤ５０Ｅを覆い、かつリード２８の一部分を露出させて形成する。
このとき、封止部６０は、第３スペーサ基板７０Ｃの表面７０Ｃａの全面及び第４スペーサ基板７０Ｄの表面７０Ｄａの全面が露出するよう、既に説明した封止工程により形成する。
最後に個片化工程を行う。この個片化工程は、例えば回転するブレードを用いて、残存するデバイスホール２２内のリード２８及び支持リード２９を切断することにより行えばよい。
この個片化工程により封止部６０から露出したリード２８は外部端子として機能できるようになる。このようにしてリードフレーム２０から半導体装置１０が切り出されて完成する。
（Ａ）は、この発明の半導体装置を上側からみた概略的な平面図であり、（Ｂ）は、下側からみた概略的な平面図である。 図１（Ａ）及び（Ｂ）に示したＩ−Ｉ’一点鎖線による切り口を示す概略図である。 （Ａ）及び（Ｂ）は、製造方法を説明するための工程図である。 （Ａ）及び（Ｂ）は、図３に続く工程図である。 半導体装置を切断した切り口を示す概略図である。 （Ａ）、（Ｂ）及び（Ｃ）は、製造方法を説明するための工程図である。 半導体装置を切断した切り口を示す概略図である。 （Ａ）、（Ｂ）及び（Ｃ）は、製造方法を説明するための工程図である。
符号の説明
１０：半導体装置
２０：リードフレーム
２１：基材
２２：デバイスホール
２４：ダイパッド
２４ａ：第１主面
２４ｂ：第２主面
２４ａａ：基板搭載領域
２５：ダイパッド側半導体チップ搭載領域
２６：開口部
２７：接着領域
２８：リード
２９：支持リード
３０：基板
３０ａ：第１主表面
３０ｂ：第２主表面
３０ａａ：基板側半導体チップ搭載領域
３２：半導体チップ接続用第１電極パッド
３４：半導体チップ接続用第２電極パッド
３６：リード接続用電極パッド
４０Ａ：第１半導体チップ
４０Ａａ、４０Ｂａ、４０Ｃａ、４０Ｄａ、７０Ａａ、７０Ｂａ、７０Ｃａ、７０Ｄａ：表面
４０Ａｂ、４０Ｂｂ、４０Ｃｂ、４０Ｄｂ、７０Ａｂ、７０Ｂｂ、７０Ｃｂ、７０Ｄｂ：裏面
４２Ａ、４２Ｂ、４２Ｃ、４２Ｄ：チップ電極パッド
４０Ｂ：第２半導体チップ
４０Ｃ：第３半導体チップ
４０Ｄ：第４半導体チップ
５０Ａ：第１ボンディングワイヤ
５０Ｂ：第２ボンディングワイヤ
５０Ｃ：第３ボンディングワイヤ
５０Ｄ：第４ボンディングワイヤ
５０Ｅ：第５ボンディングワイヤ
６０：封止部
７０Ａ：第１スペーサ基板
７０Ｂ：第２スペーサ基板
７０Ｃ：第３スペーサ基板
７０Ｄ：第４スペーサ基板

Claims (13)

  1. 基板搭載領域が設定されている第１主面及びダイパッド側半導体チップ搭載領域が設定されている第２主面を有していて、前記基板搭載領域内であってかつ前記ダイパッド側半導体チップ搭載領域外に、前記第１主面及び前記第２主面間を貫通して設けられている１つ又は２つ以上の開口部を有しているダイパッドを有しているリードフレームと、
    基板側半導体チップ搭載領域が設定されており、かつ当該基板側半導体チップ搭載領域外に複数の半導体チップ接続用第１電極パッドが設けられている第１主表面及び前記リードフレームの前記基板搭載領域に対向して搭載されていて、前記ダイパッドの前記開口部から露出する複数の半導体チップ接続用第２電極パッドが設けられている第２主表面を有している基板と、
    表面及び当該表面と対向する裏面を有していて、前記ダイパッド側半導体チップ搭載領域に当該裏面を対向させて搭載されている第１半導体チップと、
    表面及び当該表面と対向する裏面を有していて、前記基板側半導体チップ搭載領域に当該裏面を対向させて搭載されている第２半導体チップと
    を具えていることを特徴とする半導体装置。
  2. 基板搭載領域が設定されている第１主面及び当該第１主面に対向しており、ダイパッド側半導体チップ搭載領域が設定されている第２主面を有していて、前記基板搭載領域内であってかつ前記ダイパッド側半導体チップ搭載領域外に、前記第１主面及び前記第２主面間を貫通して設けられている１つ又は２つ以上の開口部を有しているダイパッド、及び一端が当該ダイパッドの端縁に向かう方向に延在し、当該ダイパッドを囲んで設けられている複数のリードを有しているリードフレームと、
    基板側半導体チップ搭載領域が設定されており、かつ当該基板側半導体チップ搭載領域外に複数の半導体チップ接続用第１電極パッドが設けられている第１主表面及び当該第１主表面と対向しており、前記リードフレームの前記基板搭載領域に対向して搭載されていて、前記ダイパッドの前記開口部から露出する複数の半導体チップ接続用第２電極パッドが設けられている第２主表面を有しており、前記基板側半導体チップ搭載領域外である前記第１主表面に設けられている複数のリード接続用電極パッドを有している基板と、
    表面及び当該表面と対向する裏面を有していて、前記ダイパッド側半導体チップ搭載領域に当該裏面を対向させて搭載されており、当該表面側に設けられている複数のチップ電極パッドを有している第１半導体チップと、
    前記半導体チップ接続用第２電極パッド及び前記第１半導体チップの前記チップ電極パッドを接続している第１ボンディングワイヤと、
    表面及び当該表面と対向する裏面を有していて、前記基板側半導体チップ搭載領域に当該裏面を対向させて搭載されており、当該表面側に設けられている複数のチップ電極パッドを有している第２半導体チップと、
    前記半導体チップ接続用第１電極パッド及び前記第２半導体チップの前記チップ電極パッドを接続している第２ボンディングワイヤと、
    前記リード接続用電極パッド及び前記リードを接続している第３ボンディングワイヤと、
    前記ダイパッド、前記基板、前記第１半導体チップ、前記第２半導体チップ、前記第１ボンディングワイヤ、前記第２ボンディングワイヤ及び前記第３ボンディングワイヤを覆い、かつ前記リードの一部分を露出させて設けられている封止部と
    を具えていることを特徴とする半導体装置。
  3. 基板搭載領域が設定されている第１主面及び当該第１主面に対向しており、ダイパッド側半導体チップ搭載領域が設定されている第２主面を有していて、前記基板搭載領域内であってかつ前記ダイパッド側半導体チップ搭載領域外に、前記第１主面及び前記第２主面間を貫通して設けられている１つ又は２つ以上の開口部を有しているダイパッド、及び一端が当該ダイパッドの端縁に向かう方向に延在し、当該ダイパッドを囲んで設けられている複数のリードを有しているリードフレームと、
    基板側半導体チップ搭載領域が設定されており、かつ当該基板側半導体チップ搭載領域外に複数の半導体チップ接続用第１電極パッドが設けられている第１主表面及び当該第１主表面と対向しており、前記リードフレームの前記基板搭載領域に対向して搭載されていて、前記ダイパッドの前記開口部から露出する複数の半導体チップ接続用第２電極パッドが設けられている第２主表面を有しており、前記第１主表面に設けられている複数のリード接続用電極パッドを有している基板と、
    表面及び当該表面と対向する裏面を有していて、前記ダイパッド側半導体チップ搭載領域に当該裏面を対向させて搭載されており、当該表面側に設けられている複数のチップ電極パッドを有している第１半導体チップと、
    前記半導体チップ接続用第２電極パッド及び前記第１半導体チップの前記チップ電極パッドを接続している第１ボンディングワイヤと、
    前記第１半導体チップの前記表面上に、当該第１半導体チップの複数の前記チップ電極パッドを露出させて設けられている第１スペーサ基板と、
    表面及び当該表面と対向する裏面を有していて、前記第１スペーサ基板上に、前記裏面を対向させて搭載されており、当該表面側に設けられている複数のチップ電極パッドを有している第２半導体チップと、
    前記半導体チップ接続用第２電極パッド及び前記第２半導体チップの前記チップ電極パッドを接続している第２ボンディングワイヤと、
    表面及び当該表面と対向する裏面を有していて、前記基板側半導体チップ搭載領域に当該裏面を対向させて搭載されており、当該表面側に設けられている複数のチップ電極パッドを有している第３半導体チップと、
    前記半導体チップ接続用第１電極パッド及び前記第３半導体チップの前記チップ電極パッドを接続している第３ボンディングワイヤと、
    前記第３半導体チップの前記表面上に、当該第３半導体チップの複数の前記チップ電極パッドを露出させて設けられている第２スペーサ基板と、
    表面及び当該表面と対向する裏面を有していて、前記第２スペーサ基板上に、前記裏面を対向させて搭載されており、当該表面側に設けられている複数のチップ電極パッドを有している第４半導体チップと、
    前記半導体チップ接続用第１電極パッド及び前記第４半導体チップの前記チップ電極パッドを接続している第４ボンディングワイヤと、
    前記リード接続用電極パッド及び前記リードを接続している第５ボンディングワイヤと、
    前記ダイパッド、前記基板、前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第４半導体チップ、前記第１スペーサ基板、前記第２スペーサ基板、前記第１ボンディングワイヤ、前記第２ボンディングワイヤ、前記第３ボンディングワイヤ、前記第４ボンディングワイヤ、及び前記第５ボンディングワイヤを覆い、かつ前記リードの一部分を露出させて設けられている封止部と
    を具えていることを特徴とする半導体装置。
  4. 前記第２半導体チップの前記表面上に、当該第２半導体チップ複数の前記チップ電極パッドを露出させて設けられている第３スペーサ基板、及び前記第４半導体チップの前記表面上に、当該第４半導体チップ複数の前記チップ電極パッドを露出させて設けられている第４スペーサ基板をさらに具え、
    前記封止部は、前記第３スペーサ基板の表面及び前記第４スペーサ基板の表面を露出させて設けられていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１スペーサ基板、前記第２スペーサ基板、前記第３スペーサ基板、及び前記第４スペーサ基板は、いずれもシリコン基板であることを特徴とする請求項３又は４に記載の半導体装置。
  6. 前記開口部は、前記基板搭載領域に搭載される基板に設けられている複数の前記半導体チップ接続用第２電極パッドを露出させる最低限の面積及び個数として設けられていることを特徴とする請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記ダイパッドは、前記開口部の面積を前記基板の複数の前記半導体チップ接続用第２電極パッドを露出できる最低限の広さにまで縮小させてあり、前記面積の縮小分だけ、前記ダイパッド側半導体チップ搭載領域の面積を拡張して、前記ダイパッドの全面積に対する前記ダイパッド側半導体チップ搭載領域の割合を大きくしてあることを特徴とする請求項１から５のいずれか一項に記載の半導体装置。
  8. デバイスホールが設けられている基材、当該デバイスホール内に支持リードにより吊られており、基板搭載領域が設定されている第１主面及び当該第１主面に対向しており、ダイパッド側半導体チップ搭載領域が設定されている第２主面を有していて、前記基板搭載領域内であってかつ前記ダイパッド側半導体チップ搭載領域外に、前記第１主面及び前記第２主面間を貫通して設けられている１つ又は２つ以上の開口部を有しているダイパッド、及び一端が当該ダイパッドの端縁に向かう方向に前記デバイスホール内に突出し、かつ他端側が前記基材上を延在して設けられている複数のリードを有しているリードフレームを準備する工程と、
    基板側半導体チップ搭載領域が設定されており、かつ当該基板側半導体チップ搭載領域外に複数の半導体チップ接続用第１電極パッドが設けられている第１主表面及び当該第１主表面と対向しており、複数の半導体チップ接続用第２電極パッドが設けられている第２主表面を有しており、基板側半導体チップ搭載領域外である前記第１主表面に設けられている複数のリード接続用電極パッドを有している基板を、複数の前記半導体チップ接続用第２電極パッドを前記ダイパッドの前記開口部から露出させて、前記リードフレームの前記基板搭載領域に搭載する工程と、
    表面及び当該表面と対向する裏面を有し、当該表面側に設けられている複数のチップ電極パッドを有している第１半導体チップを、前記ダイパッド側半導体チップ搭載領域に当該裏面を対向させて搭載する工程と、
    前記半導体チップ接続用第２電極パッド及び前記第１半導体チップの前記チップ電極パッドを接続する第１ボンディングワイヤを設ける工程と、
    表面及び当該表面と対向する裏面を有し、当該表面側に設けられている複数のチップ電極パッドを有している第２半導体チップを、前記基板側半導体チップ搭載領域に当該裏面を対向させて搭載する工程と、
    前記半導体チップ接続用第１電極パッド及び前記第２半導体チップの前記チップ電極パッドを接続する第２ボンディングワイヤを設ける工程と、
    前記リード接続用電極パッド及び前記リードを接続する第３ボンディングワイヤを設ける工程と、
    前記ダイパッド、前記基板、前記第１半導体チップ、前記第２半導体チップ、前記第１ボンディングワイヤ、前記第２ボンディングワイヤ及び前記第３ボンディングワイヤを覆い、かつ前記リードの一部分を露出させる封止部を形成する工程と、
    前記デバイスホール内の前記リード及び前記支持リードを切断して個片化する工程と
    を含むことを特徴とする半導体装置の製造方法。
  9. デバイスホールが設けられている基材、当該デバイスホール内に支持リードにより吊られており、基板搭載領域が設定されている第１主面及び当該第１主面に対向しており、ダイパッド側半導体チップ搭載領域が設定されている第２主面を有していて、前記基板搭載領域内であってかつ前記ダイパッド側半導体チップ搭載領域外に、前記第１主面及び前記第２主面間を貫通して設けられている１つ又は２つ以上の開口部を有しているダイパッド、及び一端が当該ダイパッドの端縁に向かう方向に前記デバイスホール内に突出し、かつ他端側が前記基材上を延在して設けられている複数のリードを有しているリードフレームを準備する工程と、
    基板側半導体チップ搭載領域を有しており、かつ当該基板側半導体チップ搭載領域外に複数の半導体チップ接続用第１電極パッドが設けられている第１主表面及び当該第１主表面と対向して複数の半導体チップ接続用第２電極パッドが設けられている第２主表面を有しており、前記第１主表面に設けられている複数のリード接続用電極パッドを有している基板を、複数の前記半導体チップ接続用第２電極パッドを前記ダイパッドの前記開口部から露出させて、前記リードフレームの前記基板搭載領域に搭載する工程と、
    表面及び当該表面と対向する裏面を有し、当該表面側に設けられている複数のチップ電極パッドを有している第１半導体チップを、前記ダイパッド側半導体チップ搭載領域に当該裏面を対向させて搭載する工程と、
    前記半導体チップ接続用第２電極パッド及び前記第１半導体チップの前記チップ電極パッドを接続する第１ボンディングワイヤを設ける工程と、
    前記第１半導体チップの前記表面上に、第１スペーサ基板を、前記第１半導体チップの複数の前記チップ電極パッドを露出させて搭載する工程と、
    表面及び当該表面と対向する裏面を有し、当該表面側に設けられている複数のチップ電極パッドを有している第２半導体チップを、前記第１スペーサ基板上に当該裏面を対向させて搭載する工程と、
    前記半導体チップ接続用第２電極パッド及び前記第２半導体チップの前記チップ電極パッドを接続する第２ボンディングワイヤを設ける工程と、
    表面及び当該表面と対向する裏面を有し、当該表面側に設けられている複数のチップ電極パッドを有している第３半導体チップを、前記基板側半導体チップ搭載領域に当該裏面を対向させて搭載する工程と、
    前記半導体チップ接続用第１電極パッド及び前記第３半導体チップの前記チップ電極パッドを接続する第３ボンディングワイヤを設ける工程と、
    前記第３半導体チップの前記表面上に、第２スペーサ基板を、前記第３半導体チップの複数の前記チップ電極パッドを露出させて搭載する工程と、
    表面及び当該表面と対向する裏面を有し、当該表面側に設けられている複数のチップ電極パッドを有している第４半導体チップを、前記第２スペーサ基板上に当該裏面を対向させて搭載する工程と、
    前記半導体チップ接続用第１電極パッド及び前記第４半導体チップの前記チップ電極パッドを接続する第４ボンディングワイヤを設ける工程と、
    前記リード接続用電極パッド及び前記リードを接続する第５ボンディングワイヤを設ける工程と、
    前記ダイパッド、前記基板、前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第４半導体チップ、前記第１スペーサ基板、前記第２スペーサ基板、前記第１ボンディングワイヤ、前記第２ボンディングワイヤ、前記第３ボンディングワイヤ、前記第４ボンディングワイヤ、及び前記第５ボンディングワイヤを覆い、かつ前記リードの一部分を露出させる封止部を形成する工程と、
    前記デバイスホール内の前記リード及び前記支持リードを切断して個片化する工程と
    を含むことを特徴とする半導体装置の製造方法。
  10. 前記第２半導体チップの前記表面上に、当該第２半導体チップの複数の前記チップ電極パッドを露出させて第３スペーサ基板を搭載する工程と、
    前記第４半導体チップの前記表面上に、当該第４半導体チップの複数の前記チップ電極パッドを露出させて第４スペーサ基板を搭載する工程とをさらに含み、
    前記封止部を形成する工程は、前記第３スペーサ基板の表面及び前記第４スペーサ基板の表面を露出させる封止部を形成する工程であることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 基板搭載領域が設けられている第１主面及び当該第１主面に対向しており、ダイパッド側半導体チップ搭載領域が設けられている第２主面を有していて、前記基板搭載領域内であってかつ前記ダイパッド側半導体チップ搭載領域外に、前記第１主面及び前記第２主面間を貫通して設けられている１つ又は２つ以上の開口部を有しているダイパッドを有しているリードフレーム。
  12. 前記開口部は、前記基板搭載領域に搭載される基板に設けられている複数の半導体チップ接続用第２電極パッドを露出させる最低限の面積及び個数として設けられていることを特徴とする請求項１１に記載のリードフレーム。
  13. 前記ダイパッドは、前記開口部の面積を前記基板の複数の前記半導体チップ接続用第２電極パッドを露出できる最低限の広さにまで縮小させてあり、前記面積の縮小分だけ、前記ダイパッド側半導体チップ搭載領域の面積を拡張して、前記ダイパッドの全面積に対する前記ダイパッド側半導体チップ搭載領域の割合を大きくしてあることを特徴とする請求項１１に記載のリードフレーム。
JP2007145651A 2007-05-31 2007-05-31 半導体装置及びその製造方法 Active JP5036409B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007145651A JP5036409B2 (ja) 2007-05-31 2007-05-31 半導体装置及びその製造方法
US12/081,535 US7705469B2 (en) 2007-05-31 2008-04-17 Lead frame, semiconductor device using same and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007145651A JP5036409B2 (ja) 2007-05-31 2007-05-31 半導体装置及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012114808A Division JP5620437B2 (ja) 2012-05-18 2012-05-18 半導体装置

Publications (2)

Publication Number Publication Date
JP2008300663A true JP2008300663A (ja) 2008-12-11
JP5036409B2 JP5036409B2 (ja) 2012-09-26

Family

ID=40135615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007145651A Active JP5036409B2 (ja) 2007-05-31 2007-05-31 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7705469B2 (ja)
JP (1) JP5036409B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253152A (ja) * 2008-04-09 2009-10-29 Asmo Co Ltd 樹脂封止型半導体装置
JP2022145933A (ja) * 2020-04-07 2022-10-04 ラピスセミコンダクタ株式会社 半導体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8115286B2 (en) * 2008-10-22 2012-02-14 Honeywell International Inc. Integrated sensor including sensing and processing die mounted on opposite sides of package substrate
JP2011040602A (ja) * 2009-08-12 2011-02-24 Renesas Electronics Corp 電子装置およびその製造方法
JP5968713B2 (ja) * 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US10373895B2 (en) * 2016-12-12 2019-08-06 Infineon Technologies Austria Ag Semiconductor device having die pads with exposed surfaces
US11469163B2 (en) 2019-08-02 2022-10-11 Semiconductor Components Industries, Llc Low stress asymmetric dual side module
CN110752197B (zh) * 2019-09-30 2022-09-16 华为技术有限公司 引线框架、封装集成电路板、电源芯片及电路板的封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007277A (ja) * 1999-06-17 2001-01-12 Mitsubishi Electric Corp マルチチップパッケージおよびマルチチップパッケージのアセンブリ方法
JP2001298150A (ja) * 2000-04-14 2001-10-26 Hitachi Ltd 半導体装置及びその製造方法
JP2005209805A (ja) * 2004-01-21 2005-08-04 Renesas Technology Corp 半導体装置およびその製造方法
JP2006294795A (ja) * 2005-04-08 2006-10-26 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621317A (ja) * 1992-07-02 1994-01-28 Seiko Epson Corp 半導体パッケージの製造方法
JPH10303352A (ja) * 1997-04-22 1998-11-13 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2001127246A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007277A (ja) * 1999-06-17 2001-01-12 Mitsubishi Electric Corp マルチチップパッケージおよびマルチチップパッケージのアセンブリ方法
JP2001298150A (ja) * 2000-04-14 2001-10-26 Hitachi Ltd 半導体装置及びその製造方法
JP2005209805A (ja) * 2004-01-21 2005-08-04 Renesas Technology Corp 半導体装置およびその製造方法
JP2006294795A (ja) * 2005-04-08 2006-10-26 Toshiba Corp 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253152A (ja) * 2008-04-09 2009-10-29 Asmo Co Ltd 樹脂封止型半導体装置
JP2022145933A (ja) * 2020-04-07 2022-10-04 ラピスセミコンダクタ株式会社 半導体装置
JP7425131B2 (ja) 2020-04-07 2024-01-30 ラピスセミコンダクタ株式会社 半導体装置

Also Published As

Publication number Publication date
US7705469B2 (en) 2010-04-27
JP5036409B2 (ja) 2012-09-26
US20080315381A1 (en) 2008-12-25

Similar Documents

Publication Publication Date Title
JP5036409B2 (ja) 半導体装置及びその製造方法
US8159055B2 (en) Semiconductor device, lead-frame product used for the same and method for manufacturing the same
KR100441532B1 (ko) 반도체장치
JP5032623B2 (ja) 半導体記憶装置
JP5529371B2 (ja) 半導体装置及びその製造方法
JP6125332B2 (ja) 半導体装置
US9147627B2 (en) Flip chip MLP with conductive ink
JP2009295959A (ja) 半導体装置及びその製造方法
JP2006196709A (ja) 半導体装置およびその製造方法
JP5169964B2 (ja) モールドパッケージの実装構造および実装方法
US20080073763A1 (en) Semiconductor device and method of manufacturing the same
JP5620437B2 (ja) 半導体装置
JP2005191148A (ja) 混成集積回路装置およびその製造方法
JP4600130B2 (ja) 半導体装置およびその製造方法
JP2007201251A (ja) 半導体パッケージ及び半導体パッケージの製造方法
JP2009170668A (ja) 半導体装置およびその製造方法
WO2014103855A1 (ja) 半導体装置およびその製造方法
JP4166097B2 (ja) 混成集積回路装置
JP3275874B2 (ja) 半導体装置及びスティフナー
JP2003273311A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3831380B2 (ja) 半導体装置
JP2010212605A (ja) 半導体装置及びその製造方法
KR20040043739A (ko) 반도체 패키지의 적층 방법
US20160190045A1 (en) Semiconductor device and method of making the same
JP2008182285A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081224

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100329

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120321

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120518

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120612

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120703

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150713

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5036409

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250