KR100975401B1 - 세라믹 패키지 - Google Patents

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Abstract

본 발명은 반도체칩을 수납하기 위한 세라믹 패키지에 관한 것으로서, 반도체칩을 수용하는 캐비티를 가지며 세라믹으로 이루어진 패키지 본체와, 와이어에 의해 상기 반도체칩의 각 전기단자와 전기적으로 연결되는 복수의 단자부와, 상기 패키지 본체의 캐비티 바닥에 마련되며 상기 반도체칩이 놓여져 부착되는 금속박막을 포함하고, 상기 금속박막은, 상기 캐비티 바닥까지 연장된 다수의 구멍을 가지는 망형상으로 이루어진 것을 특징으로 한다.
본 발명에 따르면, 반도체칩이 부착되는 금속박막을 망형상으로 형성함으로써 반도체칩의 접착시에 접착제 내부에 기포가 발생하는 것을 억제하여 반도체칩의 파손을 방지하고, 접착제가 반도체칩의 바닥면 모두에 골고루 분산되어 접촉하도록 하여 그 접착력을 증대시킴과 동시에 열전달 효율을 개선시키며, 상기 금속박막의 재료비를 감소시키는 효과가 있다.
세라믹 패키지, 금속박막, 망형상, 접착제, 열전달

Description

세라믹 패키지{Ceramic Package}
본 발명은 반도체칩을 수납하기 위한 세라믹 패키지에 관한 것으로서, 특히 반도체칩의 접착시에 접착제 내부에 기포가 발생하는 것을 억제하여 반도체칩의 파손을 방지하고, 접착제층의 두께를 감소시켜서 그 접착력을 증대시킴과 동시에 열전달 효율을 개선시키며, 상기 금속박막의 재료비를 감소시킬 수 있는 세라믹 패키지에 관한 것이다.
반도체 패키지는 반도체칩 등을 수납하기 위한 부품이다. 이러한 반도체 패키지는 반도체 소자에 필요한 전력을 공급하고, 반도체 소자에서 발생 되는 열을 방출시키며, 외부로부터 반도체 소자를 보호하는 기능을 가진다.
이러한 반도체 패키지는 제조 목적 및 방법에 따라 다양하게 구분되는데, 특히 신호 전송 라인 임피던스 변동을 최소화하면서 신호 전송 라인의 저항 손실을 최소화하고, 인접 신호 전송 라인들 사이의 용량성 연결을 감소시키며 전력 및 접지 연결부들의 유도성 연결을 감소시키기 위하여 세라믹 재료를 사용하는 세라믹 패키지가 많이 사용된다.
상기 세라믹 패키지의 일례가 도 1 및 도 2에 도시되어 있다. 도 1 및 도 2 를 참조하면, 상기 세라믹 패키지(101)는 반도체칩(2)을 수용하는 캐비티(11)를 가지며 세라믹으로 이루어진 패키지 본체(10)와, 와이어(5)에 의해 상기 반도체칩(2)의 각 전기단자(2a)와 전기적으로 연결되는 복수의 단자부(30)와, 상기 패키지 본체(10)의 캐비티(11) 바닥에 마련되며 상기 반도체칩(2)이 놓여져 부착되는 금속박막(120)을 포함하여 구성된다.
상기 금속박막(120)은 상기 패키지 본체(10)의 캐비티(11) 바닥 전체 면에 걸쳐 형성되어 있다. 이 금속박막(20)은, 상기 패키지 본체(10)의 캐비티(11) 바닥에 부착된 텅스텐층과, 상기 텅스텐층 위에 도금된 니켈층과, 상기 니켈층 위에 도금된 금층으로 이루어져 있다. 상기 반도체칩(2)은 도전성 접착제(6), 예컨대 실버에폭시(Ag Epoxy) 등을 이용하여 상기 금속박막(120)에 접착된다. 이렇게 상기 반도체칩(2)과 상기 금속박막(120)을 도전성 접착제(6)를 이용하여 접착하게 되면, 상기 반도체칩(2)이 세라믹 패키지(101)에 물리적으로 고정됨과 동시에 전기적으로 접지되며, 이 반도체칩(2)에서 발생되는 열이 상기 금속박막(120)으로 용이하게 전도되면서 분산될 수 있는 상태가 된다.
상기 반도체칩(2)의 고정 후에, 상기 반도체칩(2)의 각 전기단자(2a)와 패키지 본체(10)의 단자부(30)는 와이어(5)에 의해 전기적으로 연결된다. 상기 와이어 본딩 작업이 끝난 후에, 덮개(3)로 상기 캐비티(11)를 밀폐하는 봉합 작업을 함으로써, 상기 반도체칩(2)은 외부환경으로부터 보호된다.
그런데 상기 종래의 세라믹 패키지에서 사용하는 금속박막은 상기 패키지 본체의 캐비티 바닥 전체 면에 걸쳐 형성되어 있으므로, 그로 인하여 발생하는 몇 가 지 문제점이 있다.
상기 금속박막 위에 상기 접착제를 도포하고 상기 반도체칩을 상기 금속박막 방향으로 가압하여 접착시키는 과정에서, 상기 접착제가 상기 반도체칩의 바닥면에서 균일한 두께로 분산되지 못하고 한쪽으로 몰리는 경우에는 상기 반도체칩이 기울어진 상태로 접착되어 추후 와이어 본딩 작업에 차질이 발생할 수 있는 문제점이 있다.
또한, 상기 접착제가 상기 반도체칩의 바닥면 모두에 골고루 분산되지 못하는 경우에는, 상기 반도체칩이 상기 접착제와 접착되는 부분의 면적이 상기 반도체칩의 바닥면의 면적보다 적어져서 접착력이 저하되거나 열전달 효율이 저하될 수 있는 문제점이 있다.
한편, 상기한 경우에, 상기 접착제층에 기포가 형성될 수 있는데, 이럴 경우에는 접착력 감소 뿐만 아니라 추후 반도체칩의 사용시에 발생되는 열에 의하여 상기 기포가 팽창함으로써 상기 반도체의 파손으로 이어질 수 있고, 공기의 열전도율이 매우 낮으므로 상기 기포에 의하여 열전달 효율이 감소되는 문제점도 있다.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로서, 그 목적은 반도체칩의 접착시에 접착제 내부에 기포가 발생하는 것을 억제하여 반도체칩의 파손을 방지하고, 접착제가 반도체칩의 바닥면 모두에 골고루 분산되어 접촉하도록 하여 그 접착력을 증대시킴과 동시에 열전달 효율을 개선시킬 수 있도록 구조가 개 선된 세라믹 패키지를 제공하기 위함이다.
상기 목적을 달성하기 위하여 본 발명에 따른 세라믹 패키지는, 반도체칩을 수용하는 캐비티를 가지며 세라믹으로 이루어진 패키지 본체와, 와이어에 의해 상기 반도체칩의 각 전기단자와 전기적으로 연결되는 복수의 단자부와, 상기 패키지 본체의 캐비티 바닥에 마련되며 상기 반도체칩이 놓여져 부착되는 금속박막을 포함하여 구성되고, 상기 금속박막은, 상기 캐비티 바닥까지 연장된 다수의 구멍을 가지는 망형상으로 이루어진 것을 특징으로 한다.
이상에서 설명한 바와 같이 본 발명에 따르면, 망형상의 금속박막을 사용함으로써, 반도체칩의 접착시에 접착제 내부에 기포가 발생하는 것을 억제하여 반도체칩의 파손을 방지하고, 접착제가 반도체칩의 바닥면 모두에 골고루 분산되어 접촉하도록 하여 그 접착력을 증대시킴과 동시에 열전달 효율을 개선시키며, 상기 금속박막의 재료비를 감소시키는 효과가 있다.
이하에서, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 세라믹 패키지의 사시도이며, 도 4은 도 3에 도시된 세라믹 패키지의 평면도이다. 도 5는 도 4에 도시된 세라믹 패키지의 V-V선 단면도이며, 도 6는 도 4에 도시된 세라믹 패키지에 반도체칩이 장착된 때의 단면도이다.
도 3 내지 도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 세라믹 패키지(1)는, 도 1 및 도 2에 도시된 종래의 세라믹 패키지(101)와 마찬가지로, 반도체칩(2) 등을 수납하기 위한 것이다. 이 세라믹 패키지(1)는 패키지 본체(10), 금속박막(20), 단자부(30)를 포함하여 구성된다.
상기 패키지 본체(10)는 세라믹으로 제조된다. 상기 패키지 본체는 수용공간인 캐비티(11)를 가지는데, 이 캐비티(11)에 반도체칩(2)이 수용된다.
상기 금속박막(20)은 상기 패키지 본체(10)의 캐비티(11) 바닥에 마련된다. 상기 금속박막(20) 위에는, 상기 반도체칩(2)이 놓여져 도전성 접착제(6), 예컨대 실버에폭시(Ag Epoxy) 등에 의해 접착된다.
상기 금속박막(20)은, 상기 패키지 본체(10)의 캐비티(11) 바닥에, 예컨대 소결방식 등에 의하여 부착된 텅스텐층(24)과, 상기 텅스텐층(24) 위에 도금된 니켈층(25)과, 상기 니켈층(25) 위에 도금된 금층(26)으로 이루어져 있다.
한편, 도 1 및 도 2를 참고하면서 설명한 종래의 세라믹 패키지(101)에서의 금속박막(120)과는 달리, 본 실시예에 따른 세라믹 패키지(1)의 금속박막(20)은, 상기 캐비티(11) 바닥까지 연장된 다수의 구멍(23)을 가지는 망형상으로 이루어진다. 상기 금속박막(20)은 다수의 제1띠형상부(21)와, 다수의 제2띠형상부(22)로 이루어진다. 상기 다수의 제1띠형상부(21)는 상호 이격되어 서로 나란하게 형성되어 있고, 상기 다수의 제2띠형상부(22)도 상호 이격되어 서로 나란하게 형성되어 있다. 상기 제1띠형상부(21)들과 상기 제2띠형상부(22)들은 서로 교차하는 형태로 배 치되어 있다. 따라서 상기 다수의 구멍(23)은 상기 띠형상부들(21,22) 사이 사이의 공간들에 사각형상으로 형성되므로 상기 금속박막(20)은 망형상을 가지게 된다.
상기 단자부(30)는 복수개로 이루어져 있고, 상기 패키지 본체(10)의 캐비티(11) 내부에 마련된다. 상기 반도체칩(2)의 각 전기단자(2a)와 상기 단자부(30)는 와이어(5)에 의해 전기적으로 연결된다. 상기 단자부(30)는 상기 금속박막(20)보다 높은 위치에 배치되는데, 본 실시예에서는 상기 캐비티(11) 바닥의 양쪽에 마련된 단차면(12)에 상기 단자부(30)가 배치되어 있다.
이하, 상기 구성에 의한 세라믹 패키지(1)의 사용방법에 대하여 설명한다.
상기 패키지 본체(10)의 캐비티(11) 바닥에 도전성 접착제(6), 예컨대 실버에폭시(Ag Epoxy) 등을 도포한 후에, 상기 반도체칩(2)을 상기 금속박막(20) 방향으로 가압하면 상기 반도체칩(2)은 상기 캐비티(11) 바닥에 부착하게 된다.
이때, 상기 금속박막(20)은 망형상을 가지고 있으므로, 상기 접착제(6)를 도포한 후 상기 반도체칩(2)을 가압하게 되면, 상기 금속박막(20)의 구멍(23)들에 상기 접착제(6)가 수용되면서 종래의 세라믹 패키지(101)에서와는 달리, 상기 접착제(6)가 한쪽으로 몰리거나 두껍게 도포되는 것을 방지하여 상기 접착제(6)가 상기 반도체칩(2)의 바닥면 모두에 골고루 분산되어 접촉하도록 하는 효과가 있다.
이렇게 상기 접착제(6)를 도포한 후 상기 반도체칩(2)을 가압하는 때에, 상기 접착제(6)가 상기 반도체칩(2)의 바닥면 모두에 골고루 분산되어 접촉하도록 하는 것이 가능하므로, 상기 반도체칩(2)이 기울어진 상태로 접착되는 현상이 발생될 수 있는 가능성을 감소시킬 수 있고, 종래의 세라믹 패키지(101)의 경우와 비교할 때, 상기 접착제층 내부에 기포가 발생할 가능성을 훨씬 감소시키게 된다. 상기한 기포가 접착제층 내부에 존재하게 되면 상기 반도체칩(2)의 사용시에 발생되는 열에 의하여 상기 기포가 팽창하게 됨으로써, 상기 반도체칩(2)의 파손이 유발될 수 있기에 상기한 기포의 발생을 억제하는 것이 바람직하다.
또한, 상기 금속박막(20)의 구멍(23)들에 상기 접착제(6)가 수용되면 종래의 세라믹 패키지(101)의 경우와 비교할 때, 상기 접착제(6)와 상기 세라믹 패키지 (1)의 접촉 면적이 더 넓어지게 되므로 접착력이 더 강해진다.
상기 금속박막(20)은 망형상을 가지므로, 상기 반도체칩(2)에서 발생되는 열에 의하여 상기 금속박막(20)에 가해지는 열응력이 감소하게 된다.
또한 상기 망형상으로 인하여 상기 반도체칩(2)에서 발생되는 열이 신속하게 상기 패키지 본체(10) 전체로 전파되므로 열분산 측면에서도 유리한 효과가 있다.
아울러 값비싼 금ㆍ텅스텐 등의 재료가 절감될 수 있어서, 상기 캐비티(11) 바닥 전체 면에 걸쳐 형성된 금속박막(120)에 비하여 상기 망형상의 금속박막(20)의 재료비를 상당히 감소시킬 수 있는 효과가 있다.
상기 반도체칩(2)의 고정 후에는, 종래의 세라믹 패키지(101)에서와 마찬가지로, 와이어(5)에 의해 상기 반도체칩(2)의 각 전기단자(2a)와 상기 패키지 본체(10)의 단자부(30)가 전기적으로 연결된다.
상기 와이어(5) 본딩 작업이 끝난 후에, 덮개(3)로 상기 캐비티(11)를 밀폐하는 봉합 작업을 함으로써, 상기 반도체칩(2)은 외부환경으로부터 보호된다.
한편 도 7에는 본 발명에 따른 다른 실시예인 세라믹 패키지(1a)의 평면도가 도시되어 있다. 이 세라믹 패키지(1a)의 상기 금속박막(20a)은 접지의 효율성을 위해 띠 형상의 미도금부(13)를 중심으로 상기 캐비티(11) 바닥의 양측에 분할된 형태로 되어 있고, 상기 금속박막(20a)의 구멍(23)이 6각형으로 형성된 망형상을 가진다. 상기 금속박막(20a)의 구멍(23)은 사각형, 원형 등 다양한 모양을 가질 수 있음은 물론이다. 이러한 구성에 의해서도 상술한 금속박막(20)과 마찬가지의 효과가 있다.
도 7에 도시된 세라믹 패키지(1a)에서의 패키지 본체(10)와 단자부(30)는 도 3 내지 도 6을 참조하면서 설명한 실시예에서의 패키지 본체(10)와 단자부(30)와 동일한 구성 및 기능을 가지는 것이므로 그에 대한 더 이상의 상세한 설명은 생략한다.
또한 도 3 내지 도 6을 참조하면서 설명한 실시예에서의 금속박막(20)도, 도 7을 참조하면서 설명한 실시예에서의 금속박막(20a)과 마찬가지로, 띠 형상의 미도금부(13)를 중심으로 상기 캐비티(11) 바닥의 양측에 분할되어 마련될 수 있다. 상기 금속박막(20, 20a)의 구멍(23)은 삼각형, 원형 등 다양한 모양을 가질 수 있음은 물론이다.
이상으로 본 발명을 설명하였는데, 본 발명의 기술적 범위는 상술한 실시예에 기재된 내용으로 한정되는 것은 아니며, 해당 기술분야의 통상의 지식을 가진 자에 의해 수정 또는 변경된 등가의 구성은 본 발명의 기술적 사상의 범위를 벗어나지 않는 것임은 명백하다.
도 1은 종래의 세라믹 패키지의 사시도이다.
도 2는 종래의 세라믹 패키지의 II-II선 단면도이다.
도 3은 본 발명의 일 실시예에 따른 세라믹 패키지의 사시도이다.
도 4은 도 3에 도시된 세라믹 패키지의 평면도이다.
도 5는 도 4에 도시된 세라믹 패키지의 V-V선 단면도이다.
도 6는 도 4에 도시된 세라믹 패키지에 반도체칩이 장착된 때의 단면도이다.
도 7은 본 발명에 따른 다른 실시예인 세라믹 패키지의 평면도이다.
* 도면의 주요부위에 대한 부호의 설명 *
1 : 세라믹 패키지 2 : 반도체칩
3 : 덮개 5 : 와이어
6 : 접착제 10 : 패키지 본체
20 : 금속박막 21 : 제1띠형상부
22 : 제2띠형상부 23 : 구멍
30 : 단자부

Claims (5)

  1. 반도체칩을 수용하는 캐비티를 가지며 세라믹으로 이루어진 패키지 본체와, 와이어에 의해 상기 반도체칩의 각 전기단자와 전기적으로 연결되는 복수의 단자부와, 상기 패키지 본체의 캐비티 바닥에 마련되며 상기 반도체칩이 놓여져 부착되는 금속박막을 포함하는 세라믹 패키지에 있어서,
    상기 금속박막은, 상기 캐비티 바닥까지 연장된 다수의 구멍을 가지는 망형상으로 이루어진 것을 특징으로 하는 세라믹 패키지.
  2. 제1항에 있어서,
    상기 금속박막은, 상기 패키지 본체의 캐비티 바닥에 부착된 텅스텐층과, 상기 텅스텐층 위에 도금된 니켈층과, 상기 니켈층 위에 도금된 금층으로 이루어진 것을 특징으로 하는 세라믹 패키지.
  3. 제1항에 있어서,
    상기 금속박막은, 상호 이격되어 나란하게 형성된 다수의 제1띠형상부와, 상호 이격되어 나란하게 형성되며 상기 제1띠형상부들과 교차하는 다수의 제2띠형상부로 이루어지며,
    상기 다수의 구멍은 상기 띠형상부들 사이사이의 공간들에 의해 형성되는 것을 특징으로 하는 세라믹 패키지.
  4. 제1항에 있어서,
    상기 단자부는 상기 금속박막보다 높은 위치에 배치되어 있는 것을 특징으로 하는 세라믹 패키지.
  5. 제1항에 있어서,
    상기 금속박막은 상기 캐비티 바닥의 양측에 분할되어 마련된 것을 특징으로 하는 세라믹 패키지.
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