KR20070032373A - 적층형 다이 디바이스들을 제공하는 방법 및 장치들 - Google Patents

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Abstract

적층형 서브패키지들로 구성된 적층형 다이 디바이스를 제공하기 위한 방법들 및 장치들이 개시된다. 본 발명의 일 실시예에서, 각 서브패키지는 다른 서브패키지와 상호접속하기 위해 기판의 다이 면(die-side) 상에 형성된 상호접속들을 갖는다. 다이들 및 연결 와이어들은 각 상호접속의 윗부분을 노출시키면서 인캡슐런트에 의해 보호된다. 본 발명의 일 실시예에서 인캡슐런트는 스텐실 인쇄가능한 인캡슐런트이고 상호접속의 윗부분은 인캡슐런트의 도포동안 패터닝된 스텐실을 사용함으로써 노출된다.
적층형 다이 디바이스, 서브패키지, 상호접속, 인캡슐런트, 열경화성 물질

Description

적층형 다이 디바이스들을 제공하는 방법 및 장치들{METHODS AND APPARATUSES FOR PROVIDING STACKED-DIE DEVICES}
본 발명의 실시예들은 일반적으로 집적 회로 디바이스 분야에 관련되고 보다 상세하게는 다이를 적층하여 적층형 다이 디바이스(stacked-die device)를 생성하는 방법들 및 장치들에 관련된다.
실리콘 회로 보드의 표면 상에 칩들이 보다 조밀하게 패키징될 수 있다면, 모듈의 크기들 및 비용은 감소될 수 있고, 시스템 성능은 개선될 수 있을 것이다. 패키징 밀도들을 극대화하는 하나의 가능한 방법은 칩들을 서로의 위에 놓아서 적층형 칩 디바이스들(stacked-chip devices) 또는 적층형 다이 디바이스들(stacked-die devices)이라고 불리는 3차원 적층물들을 형성하는 것을 수반한다. 과거 수년 동안, 가능한 경우 칩들을 적층하는데 대한 소정의 관심이 있어왔다. 그러한 칩-적층 기법들은 와이어 결합(wire-bonds)들을 용이하게 하기 위해 축소된 크기의 다수의 칩을 적층하거나 스페이서들을 이용하여 동일한 크기로 만들어진 다수의 칩들을 적층하는 것, 또는 베벨링(beveling) 기술을 채용하거나 "T-컷(T-cut)" 다이들을 상부 다이용으로 사용하는 것을 포함한다. 오늘날의 전형적인 디바이스들의 2~4개 적층된 다이에서부터, 가까운 미래의 6~8개 적층된 다이, 및 그 보다 많은 다이에 이르기까지 보다 많은 다이를 적층하는 방향으로 트랜드가 이동함에 따라, 문제들이 발생한다.
예를 들면, 축소된 크기의 다이 기법에서, 결국, 상부 다이의 크기가 무효한(ineffective) 한 지점에 도달한다. 베벨된(beveled) 또는 T-컷 다이 기법에서, 적층물의 하부 및 상부 다이들 사이의 크기 차이의 한계가 존재한다(즉, 과도한 돌출(overhang)은 처리하기가 보다 어렵고 적층형 다이 디바이스들을 덜 안정적이게 한다.
게다가, 이들 기법들 각각은 수율 손실(yield loss)들을 증가시킨다는 문제를 발생시킨다. 적층된 다이들의 개수가 증가할수록, 수율 손실이 증가한다. 적층형 다이 디바이스는 완성될 때까지 완전히 검사되지 않는다. 온도 및 다른 오차 허용도 검사가 적층하기 전에 다이 레벨에서 개별적인 다이들 상에서 완료될 수 있지만, 그러한 시험이 적층형 다이 디바이스에 대한 전체 기능을 나타내지는 않는다. 특히 적층된 다이들 중 하나가 로직 프로세서 디바이스(logic processor device)를 구현할 경우, 완성된 전체 디바이스의 모든 전기 접속 전에 속도 검사는 신뢰할 수 없다.
적층 한계 및 수율 손실의 문제들을 처리하기 위해, 적층형 다이들의 서브패키징(sub-packaging)이라는 개념이 도입되었다. 그러한 기법에서, 각각 적층형 다이 디바이스를 포함하는 다수의 서브패키지가 생산되고 검사된다. 성공적인 검사시, 둘 이상의 서브패키지가 적층되고 전기적으로 접속되어 적층형 다이 디바이스를 형성한다.
도 1은 종래 기술에 따라 적층형 서브패키지들로 구성된 적층형 다이 디바이스를 예시한다. 도 1에서 도시된 적층형 다이 디바이스(100)는, 패키지들(105b 및105c)과 같은 적층형 다이 패키지들일 수 있는 3개의 서브패키지(105a, 105b 및 105c)를 포함한다. 패키지(105a)는 기판(110a)의 하부면(111)에 전도성 볼들(120)이 형성된(예를 들면, BGA(ball grid array)) 기판(110a)을 포함한다. 전도성 볼들(120)은 머더보드(도시 안됨)에 기판(110a)을 전기적으로 접속하기 위한 것이다. 다이(130a)는 기판(110a)의 상부면(112) 위에 배치된다.
패키지(105b)는 다이(130b) 위에 적층형 다이(130c)를 갖는 적층형 다이 디바이스를 포함한다. 패키지(105c)는 도시된 바와 같이 하나의 다이가 다른 다이 위에 적층형 다이들(130d-130f)을 갖는 적층형 다이 디바이스를 포함한다. 다이들 모두(130a, 130b 및 130c, 및 130d-130f)는 와이어 결합들(140)로 각각의 기판 (110a-110c)에 또는 서로에 전기적으로 접속된다. 각 서브패키지에 대한 와이어 결합들(140)은 전형적으로 서브패키지들을 적층하기에 앞서 보호를 위해 몰딩 컴파운드(molding compound)(145)로 덮인다. 서브패키지들은 서브패키지들 사이의 구리 접합들일 수 있는 상호접속들(150)로 서로 전기적으로 접속된다.
적층형 다이 디바이스(100)는 적층 한계 및 수율 손실이라는 소정의 불리한 점들을 처리하지만, 또한 불리한 점들을 가지고 있다. 예를 들면, 서브패키지들 사이의 접속 접합들을 형성하는 구리 임플란트(implant)들은 추가 공간을 필요로 할 수 있다. 즉, 서브패키지들 사이의 상호접속들(150)은 몰딩 컴파운드(145)에 의해 덮이지 않도록 와이어 결합들(140)로부터 얼마간 제거될 필요가 있다. 이것 은 적층형 다이 디바이스의 크기를 증가시킨다. 또한, 구리 임플란트들을 형성하는 것은 추가 공정들(예를 들면, 드릴링(drilling))을 요구하여, 비용을 증가시키고. 각 패키지의 구성을 표준 형태 및 크기로 사실상 제한한다. 도 1A는 도 1과 관련하여 상술된 적층형 다이 디바이스(100)에 대한 서브패키지의 상면도이다. 도 1A에 도시되었듯이, 서브패키지들을 접속하는데 사용되는 구리 임플란트들(150)은 캐리어(155)를 갖는다. 캐리어는 와이어 결합들(140)이 배치될 수 있는 기판(110a) 상의 영역 너머에 있다. 주어진 크기에 대해, 다이(130a), 기판(110a) 및 그리하여 서브패키지(105a)는 캐리어(155)를 수용할만큼 클 필요가 있다.
본 발명의 실시예들을 예시하기 위해 사용되는 첨부 도면들 및 이하의 설명을 참조함에 의해 본 발명은 가장 잘 이해될 것이다.
도 1은 종래 기술에 따른, 적층형 서브패키지들로 구성된 적층형 다이 디바이스를 예시한다.
도 1A는 종래 기술에 따른 적층형 다이 디바이스용 서브패키지의 상면도이다.
도 2는 본 발명의 일 실시예에 따른 서브패키지용 기판의 상면도 및 측면도를 예시한다.
도 3A-3D는 본 발명의 일 실시예에 따른 서브패키지를 생산하기 위한 공정을 예시한다.
도 4는 본 발명의 일 실시예에 따라 서브패키지 상호접속들의 윗부분을 노출 시키면서 서브패키지의 다이들을 인캡슐레이션(encapsulate)하기 위한 공정을 예시한다.
도 5는 본 발명의 일 실시예에 따라 적층형 서브패키지들로 구성된 적층형 다이 디바이스를 예시한다.
이하의 설명에서, 수많은 특정한 세부사항이 개시된다. 그러나, 본 발명의 실시예들은 이러한 특정한 세부사항들 없이 실시될 수 있다는 것이 이해되어야 한다. 다른 예들에서, 공지의 회로들, 구조들 및 기술들은 본 설명의 이해를 모호하게 하지 않기 위해 상세하게 도시되지 않았다.
명세서 전반에 걸친 "일 실시예" 또는 "실시예"에 대한 언급은 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 그리하여, 명세서 전반에 걸친 다양한 장소에서의 "일 실시예에서" 또는 "실시예에서"라는 표현들의 출현은 반드시 모두 동일한 실시예에 대한 것은 아니다. 게다가, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 결합될 수 있다.
더욱이, 발명의 양상들은 개시된 단일 실시예의 모든 특징들보다 적다. 그리하여, 상세한 설명 다음의 청구범위는 본원에서 본 상세한 설명에 명백히 포함되고, 각 청구항이 본 발명의 개별적인 실시예로서 독립적으로 존재한다.
도 2는 본 발명의 일 실시예에 따른 서브패키지용 기판의 상면도 및 측면도를 예시한다. 기판(210)은 상호접속들(240) 및 서브패키지 상호접속들(250)을 갖고, 그것은, 적층형 서브패키지 구성에서 한 서브패키지를 그 위에 있는 다른 서브패키지에 전기적으로 접속하는 데 사용될 수 있는 예를 들면 전도성 금속 볼들일 수 있다. 서브패키지 상호접속들(250)은 표면 실장 패키징용 다이의 바닥면 상에 전형적으로 채용된 BGA와 유사할 수 있다. 본 발명의 일 실시예에 따르면, 서브패키지 상호접속들은 기판의 윗면(다이 면) 상에 형성된다. 서브패키지 상호접속들(250)은 분리되어있고 그리하여 서브패키지 상호접속들(250) 근처 및 그 사이에서 와이어 결합이 달성될 수 있다. 일 실시예에서, 서브패키지들 사이에서 상호접속을 제공할 서브패키지 상호접속들(250)을 형성하기에 앞서, 서브패키지 상호접속들이 배치될 위치까지 와이어 결합들이 여러 가지로 형성될 수 있다. 서브패키지 상호접속들은 상호접속들(240)을 통하여 다이(230)에 전기적으로 접속된다. 기판의 바닥면은 아래의 서브패키지에 전기적으로 접속하기 위한 금속 랜드들 또는 종래의 BGA를 가질 수 있다.
도 3A-3D는 본 발명의 일 실시예에 따른 서브패키지를 생산하는 공정을 예시한다. 도 3A에서 도시된 바와 같이, 기판(310)은 다이 부착 및 와이어 결합, 또는 플립 칩 부착을 위한 특징들을 갖는 종래의 기판이다. 기판(310)의 바닥면(311)은 도 1과 관련하여 상술된 바와 같이 전도성 금속 볼들(320)을 갖는다. 기판(310)은 상면(312) 상에 형성된 서브패키지 상호접속들(350)을 갖는다. 서브패키지 상호접속들(350)은 기판(310) 주위 가까이에 형성된 금속 패드들(도시 안됨)에 부착된다. 전도성 금속 볼들일 수 있는 서브패키지 상호접속들(350)은 납/주석 합금일 수 있는 땜납으로 형성될 수 있다. 대안적인 실시예들에서, 서브패키지 상호접속들(350)은 구리 또는 다른 적합한 전도성 금속들로 만들어질 수 있다. 그러한 실시예들에서, 서브패키지 상호접속들(350)은 종래의 BGA 볼 부착 방법과 유사한 공정을 이용하여 부착될 수 있다.
본 발명의 일 실시예에서, 기판(310)의 상면(312) 상에 서브패키지 상호접속들(350)을 형성한 후에, 집적 회로 칩들(다이들)이 기판(310)에 부착된다. 본 발명의 일 실시예에 따르면, 다이들은 다양한 유형의 메모리 장치들 또는 로직 프로세서 디바이스들을 구현할 수 있다. 적층형 다이 구성의 하나 또는 다수의 다이일 수 있는 다이들은, 종래의 다이 부착 방법들 및 물질들을 사용하여 기판(310) 및 서로에 부착된다. 도 3B에서 도시된 바와 같이, 다이(330a)는 기판(310)의 상면(312)에 부착되고 다이(330b)는 다이(330a) 위에 적층되고 다이(330a)에 부착된다. 각 다이는 종래의 방법들(예를 들면 와이어 결합 또는 플립 칩 부착)을 사용하여 기판 및 서로에 전기적으로 접속될 수 있다. 서브패키지 상호접속들(350)은 상면(312) 위로, 다이 적층물보다 높게 연장된다.
도 3C에서 도시된 바와 같이, 서브패키지 상호접속들(350)의 윗부분(351)이 노출되어 있지만, 부착된 다이 또는 다이 적층물은, 만일 있다면, 인캡슐레이션되어 다이들 및 연결 와이어들(예를 들면, 와이어 결합(wire-bond)들)을 보호한다. 인캡슐런트(encapsulant)는 다이 적층물보다 높게 상부면(312) 위로 연장되지만, 서브패키지 상호접속들(350)만큼 높지는 않다. 본 발명의 일 실시예에서, 인캡슐런트(345)는 다양한 양(예를 들면, 중량으로 0-80%)일 수 있는 실리카 또는 다른 무기 입자들을 포함하여 CTE, 모듈러스(modulus), 또는 점도(viscosty)를 변경시키는 에폭시 또는 폴리머 수지와 같은 열경화성 물질(thermosetting material)이다. 본 발명의 일 실시예에서, 그러한 열경화성 물질은 용제(flux)를 포함하여 후속 리플로우 공정 동안 플럭싱 성능(fluxing capability)들을 제공할 수 있다. 본 발명의 일 실시예에서, 도 3C에서 도시된 바와 같이, 다이 적층물의 인캡슐레이션은, 아래에서 아주 자세히 설명된 스텐실 인쇄 공정을 통해 실행된다.
도 3D에서 도시된 바와 같이, 인캡슐런트(345)는 서브패키지 상호접속들(350) 전체를 둘러쌀(encompass) 수 있다. 서브패키지 상호접속들(350)은 그 서브패키지가 적층형 서브패키지 디바이스의 맨 위의 서브패키지일 경우 인캡슐레이션된 채로 남아있을 수 있다. 적층형 서브패키지 구성에서 서브패키지 상호접속들이 서브패키지를, 그 위에 있는 다른 서브패키지에 전기적으로 접속하는데 사용될 경우, 그 서브패키지 상호접속들(350)의 윗부분은 연삭(grinding) 또는 레이저 드릴링(laser drilling)과 같은 알려진 방법들을 통하여 노출될 수 있다.
다른 서브패키지 위에 적층될 서브패키지들은 BGA와 같은 전도성 금속 볼들을 포함하지 않을 수 있지만, 그들이 적층되는 서브패키지의 서브패키지 상호접속들에 대응하는 랜드 패드들(321)을 포함할 수 있다.
<인캡슐레이션>
본 발명의 일 실시예에서, 서브패키지의 다이들의 인캡슐레이션은 스텐실-인쇄 공정(stencil printing process)을 사용하여 실행된다. 인캡슐런트의 높이 커버리지는 개선된 가공성, 인캡슐레이션 성능, 및 열 기계적(thermomechanical) 특성들을 위한 물질 선택 및 스텐실-인쇄 공정 최적화에 의해 제어된다. 도 4는 본 발명의 일 실시예에 따라 서브패키지 상호접속들의 윗부분을 노출되도록 하면서 서브패키지의 다이들을 인캡슐레이션하는 공정을 예시한다. 도 4에서 도시된, 공정(400)은, 스텐실이 기판 위에 제공되어 배치되는 작업(405)에서 시작한다. 얇은 니켈판일 수 있는 스텐실은, 각 서브패키지 상호접속들의 소정의 윗부분을 덮도록 패터닝된다.
작업(410)에서, 스텐실-인쇄가능한 인캡슐런트가 제공된다. 전형적인 인캡슐런트들은 스텐실 인쇄가능하지 않지만, 예를 들면 인캡슐레이션 물질에 대해 용매(solvent)들을 첨가하는 것에 의해 그들의 점도를 감소시킴으로써 스텐실 인쇄가능하게 만들어질 수 있다.
작업(415)에서, 스텐실 인쇄가능한 인캡슐런트가 도포되어 다이들을 인캡슐레이션한다. 각 서브패키지 상호접속들의 윗부분이 노출되는 한편 다이들(예를 들면, 다이-적층물) 및 연결 와이어들이 완전히 인캡슐레이션되도록 인캡슐런트의 양이 제어된다. 서브패키지 상호접속들의 아랫부분도 인캡슐레이션된다. 실제로는, 서브패키지 상호접속들의 윗부분 상에 소정의 인캡슐런트가 남아있을 수 있지만 인캡슐런트의 점도가 낮기 때문에 그러한 인캡슐런트의 양은 감소된다.
작업(420)에서, 용매를 제거하기 위해(즉, 작업(410)에서 첨가된 소정의 또는 모든 용매를 증발시키 위해). 기판의 온도가 높여진다. 본 발명의 일 실시예에서, 기판은 약 100℃의 온도에 약 2시간 동안 놓인다. 그러한 증발 공정을 위한 온도 및 시간은 증발되어야 할 용매의 양에 따라 변경될 수 있다. 스텐실 인쇄 공정에서 도움이 되는 용매는, 용매가 제거되지 않는다면 경화/리플로우 동안 형성될 수 있는 공간(void)들을 감소시키기 위해 리플로우에 앞서 가능한 한 많이 제거된다. 용매의 제거는 도포된 인캡슐런트의 점도를 증가시킨다. 본 발명의 일 실시예에서, 베이킹(baking) 후, 아래에서 보다 자세히 기술될 후속 리플로우 공정동안 인캡슐런트가 경화된다(가교결합된다(cross linked)). 본 발명의 일 실시예에서, 그러한 경화는 땜납 리플로우와 수반하여 실행된다. 본 발명의 일 실시예에서, 인캡슐런트의 경화 속도(cure kinetics)는 접합 형성에의 간섭을 감소시키도록 특별히 맞춰진다.
<리플로우>
두 개 이상의 서브패키지가 상호접속되어 본 발명의 일 실시예에 따른 적층형 서브패키지 디바이스를 형성한다. 맨 위의 서브패키지의 바닥면 상의 전도성 금속 볼들 또는 랜드 패드들이, 그 적층물 내의 다음 아래의 서브패키지의 노출된 서브패키지 상호접속들에 대응하도록 서브패키지가 다른 서브패키지 위에 적층된다. 그리고나서 리플로우 공정, 또는 다른 종래의 표면 실장 공정이 실행되어 서브패키지들 사이에 상호접속을 생성한다. 리플로우 동안, 인캡슐런트의 점도는 증가되는 온도 때문에 감소된다. 상부 서브패키지의 랜드 패드들과 하부 서브패키지의 서브패키지 상호접속들 사이에 젖음력(wetting force)이 존재하여, 서브패키지 상호접속들의 표면상의 임의의 잔여 인캡슐런트 물질은 밀려나고, 서브패키지들 사이의 상호접속들이 적절하게 형성된다.
도 5는 본 발명의 일 실시예에 따른 적층형 서브패키지들로 이루어진 적층형 다이 디바이스를 예시한다. 도 5에서 도시된 적층형 다이 디바이스(500)는 본 발명의 일 실시예에 따라 생성된 적층형 다이 서브패키지일 수 있는 3개의 서브패키지(505a, 505b, 505c)를 포함한다. 서브패키지(505a)는 전도성 볼들(520)을 갖춘 기판(510a)을 포함한다. 서브패키지(505a)는 인캡슐런트(545a)로 인캡슐레이션된 다이들(530a 및 530b)을 갖는다. 서브패키지 상호접속들(550a)의 윗부분(551a)은 노출되고 서브패키지(505b)의 바닥면 상에 형성된 랜드 패드들(521b)과 상호접속을 형성한다. 서브패키지(505b)는 인캡슐런트(545b)로 인캡슐레이션된, 기판(510b)에 부착된 다이들(530c 및 530d)을 갖는다. 서브패키지 상호접속들(550b)의 윗부분(551b)은 노출되고, 서브패키지(505c)의 바닥면 상에 형성된 랜드 패드들(521c)과 상호접속을 형성한다. 서브패키지(505c)는 인캡슐런트(545c)로 인캡슐레이션된, 기판(510c)에 부착된 다이들(530e 및 530f)을 갖는다. 서브패키지 상호접속들(550c) 전체도 인캡슐레이션된다. 적층형 다이 디바이스(500)의 적층형 서브패키지들 각각이 예시적인 것처럼 적층형 다이 디바이스(500)도 예시적이다. 적층형 다이 디바이스는 임의의 합리적인 개수의 적층형 서브패키지들을 가질 수 있고 각 서브패키지는 하나 또는 임의의 개수의 적층형 다이를 가질 수 있다.
<일반적인 문제들>
본 발명의 실시예들은 적층형 서브패키지 구성을 갖는 적층형 다이 디바이스를 생산하기 위한 방법들 및 장치들을 제공한다. 본 발명의 다양한 실시예들은 특정한 특징들 또는 공정들을 포함하여 기술되어왔다. 본 발명의 대안적인 실시예들에서, 그 특징들 또는 공정들은 변경될 수 있다. 예를 들면, 일반적으로 전도성 금속 볼들로 기술되었지만, 서브패키지 상호접속들은 본 발명의 대안적인 실시예에 따른 임의의 적합한 물질 또는 형태일 수 있다.
본 발명의 실시예는 다양한 작업들을 갖는 공정으로서 기술되어 왔다. 그러한 작업들은 예시적이고 가장 기본적인 형태로 기술될 수 있지만, 다양한 실시예들에 따라, 본 발명의 기본 범위로부터 벗어나지 않고 작업들이 공정에 첨가되거나 공정에서 삭제되거나, 또는 변경되는 것이 가능하다. 예를 들면, 도 4와 관련하여 상술된 공정(400)에서, 서브패키지 상호접속들을 덮는 작업은 생략될 수 있다. 그러한 공정에 대해, 서브패키지 상호접속들을 노출시키기 위해, 도포된 인캡슐런트의 표면을 가로질러 스퀴지(squeegee)를 끄는 것(dragging)에 의해 서브패키지 상호접속들의 윗부분을 노출시킬 수 있다. 그러한 실시예에서, 서브패키지 상호접속들의 표면 상에 남아있는 제한된 인캡슐런트 물질은 접속 서브패키지의 대응 랜드 패드들 및 서브패키지 상호접속들 사이의 젖음(wetting)과 인캡슐런트의 증가된 점도 때문에 리플로우 동안 표면에서 흘러내릴 것이다. 그리하여, 임의의 잔여 인캡슐런트는 적당한 상호접속 형성에 영향을 주지 않는다.
본 발명의 일 실시예에 따르면, 비유동성 언더필 물질(no-flow underfill material)이 보다 나은 접속 형성 및 열 에너지 소산(dissipation)을 위해 리플로우에 앞서 도포될 수 있다. 본 발명의 대안적인 실시예에서, 언더필 물질은 서브패키지들이 접속된 후에 도포될 수 있다.
본 발명이 몇몇 실시예들의 관점에서 기술되었지만, 본 기술분야의 당업자들은 본 발명이 기술된 실시예들에 제한되지 않고, 첨부된 청구범위의 사상 및 범위 내에서 변경 및 개조와 함께 실시될 수 있다는 것을 인식할 것이다. 그리하여 본 명세서는 제한적인 것이 아닌 예시적인 것으로 여겨져야 한다.

Claims (29)

  1. 상면 및 바닥면을 갖는 기판;
    상기 기판의 상기 상면에 부착되고, 상기 상면 위로 제1 거리만큼 연장되는 하나 이상의 다이의 세트;
    상기 기판의 상기 상면 상에 형성되고, 상기 상면 위로 제2 거리만큼 연장되는 하나 이상의 상호접속; 및
    상기 기판의 상기 상면 위에 배치되고, 상기 상면 위로 제3 거리만큼 연장되는 인캡슐런트(encapsulant)
    를 포함하고,
    상기 제3 거리는 상기 제1 거리보다 크고 상기 제2 거리보다 짧아서 상기 하나 이상의 다이가 인캡슐레이션되고(encapsulate) 상기 하나 이상의 상호접속의 일부분이 노출되는 장치.
  2. 제1항에 있어서,
    상기 하나 이상의 다이는 적층형 다이 구성으로 서로 부착되고 맨 위의 다이의 맨 윗부분은 상기 상면 위로 상기 제1 거리만큼 연장되는 장치.
  3. 제1항에 있어서,
    상기 하나 이상의 다이는 연결 와이어들을 갖고, 상기 연결 와이어들은 상기 상면 위로 제4 거리만큼 연장되고, 상기 제4 거리는 상기 제1 거리보다 짧아서 상기 연결 와이어들이 인캡슐레이션되는 장치.
  4. 제1항에 있어서,
    상기 인캡슐런트는 열경화성 물질인 장치.
  5. 제1항에 있어서,
    상면 및 바닥면을 갖고, 제2 기판의 상면에 부착된 하나 이상의 다이의 제2 세트를 갖는 제2 기판; 및
    상기 제2 기판의 상기 바닥면 상에 형성된 하나 이상의 전도성 영역을 더 포함하고,
    각 전도성 영역은 상기 기판의 상기 상면 상에 형성된 상기 하나 이상의 상호접속 중 대응하는 상호접속과 전기적으로 연결되는 장치.
  6. 제4항에 있어서,
    상기 열경화성 물질은 에폭시인 장치.
  7. 제3항에 있어서,
    하나 이상의 상기 다이의 연결 와이어들은 와이어 결합(wire-bond)들을 포함하는 장치.
  8. 제1항에 있어서,
    하나 이상의 상기 다이는 그 위에 구현된 로직 프로세서(logic processor) 디바이스를 갖는 장치.
  9. 제1 서브패키지(sub-package); 및
    상기 제1 서브패키지 위에 적층되고 전기적으로 접속된 제2 서브패키지
    를 포함하고,
    상기 제1 서브패키지 및 상기 제2 서브패키지 각각은, 하나 이상의 다이가 기판의 상면에 부착되고 하나 이상의 상호접속이 상기 기판의 상기 상면 위에 형성된 기판을 포함하고 상기 하나 이상의 다이가 인캡슐레이션되고 상기 하나 이상의 상호접속 각각의 윗부분이 노출되도록 인캡슐런트가 상기 기판의 상기 상면 위에 배치되는 시스템.
  10. 제9항에 있어서,
    상기 제2 서브패키지의 상기 기판은 바닥면 상에 형성된 하나 이상의 전도성 영역을 갖고 각 전도성 영역은 상기 제1 서브패키지의 상기 기판의 상기 상면 위에 형성된 상기 하나 이상의 상호접속들 중 대응하는 상호접속에 전기적으로 연결되는 시스템.
  11. 제10항에 있어서,
    상기 제2 서브패키지 위에 연속적으로 적층된 하나 이상의 추가 서브패키지를 포함하고, 각 추가 서브패키지는 하나 이상의 다이가 기판의 상면에 부착되고 하나 이상의 상호접속이 상기 기판의 상기 상면 위에 형성된 기판, 및 상기 하나 이상의 다이가 인캡슐레이션되고 상기 하나 이상의 상호접속 각각의 윗부분이 노출되도록 상기 기판의 상기 상면 위에 배치된 인캡슐런트 및 바닥면 상에 형성된 하나 이상의 전도성 영역을 포함하고, 각 전도성 영역은 바로 이전의 서브패키지의 상기 기판의 상기 상면 위에 형성된 상기 하나 이상의 상호접속들 중 대응하는 상호접속에 전기적으로 연결되는 시스템.
  12. 제9항에 있어서,
    상기 하나 이상의 다이는 적층형 다이 구성으로 서로 부착되는 시스템.
  13. 제9항에 있어서,
    상기 하나 이상의 다이는 연결 와이어들을 갖고, 상기 연결 와이어들은 상기 인캡슐런트에 의해 완전히 인캡슐레이션되는 시스템.
  14. 제13항에 있어서,
    상기 다이들 중 하나 이상의 다이의 상기 연결 와이어들은 와이어 결합들을 포함하는 시스템.
  15. 제9항에 있어서,
    상기 인캡슐런트는 열경화성 물질인 시스템.
  16. 제15항에 있어서,
    상기 열경화성 물질은 에폭시인 시스템.
  17. 제9항에 있어서,
    상기 다이들 중 하나 이상의 다이는 로직 프로세서 디바이스를 구현하는 시스템.
  18. 기판의 상면 위로 제1 거리만큼 연장되는 하나 이상의 상호접속을 상기 기판의 상기 상면 상에 형성하는 단계;
    상기 기판의 상기 상면에 상기 상면 위로 제2 거리만큼 연장하는 하나 이상의 다이의 세트를 부착하는 단계;
    인캡슐런트가 상기 상면 위로 상기 제1 거리보다도 길고 상기 제2 거리보다도 짧은 제3 거리만큼 연장되도록 상기 기판의 상기 상면 위에 인캡슐런트를 도포하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서,
    상기 인캡슐런트의 도포에 앞서 상기 기판 위에 스텐실을 놓는 단계를 더 포함하고, 상기 스텐실은 상기 기판에 형성된 상기 하나 이상의 상호접속에 대응하는 패턴을 가져서, 상기 기판의 상기 상면 위로 상기 제2 거리보다 긴 거리만큼 연장되는 상기 하나 이상의 상호접속들 중 임의의 상호접속 상에 형성된 인캡슐런트의 양을 감소시키는 방법.
  20. 제19항에 있어서,
    상기 인캡슐런트는 열경화성 물질인 방법.
  21. 제20항에 있어서,
    상기 열경화성 물질은 에폭시인 방법.
  22. 제21항에 있어서,
    상기 기판의 상기 상면에 열 에폭시(thermal epoxy)를 도포하기에 앞서 상기 열 에폭시의 점도를 감소시키는 단계를 더 포함하는 방법.
  23. 제22항에 있어서,
    상기 열 에폭시의 상기 점도를 감소시키는 단계는 상기 열 에폭시에 용매(solvent)를 첨가하는 단계를 포함하는 방법.
  24. 제18항에 있어서,
    상면 및 바닥면을 갖는 제2 기판을 상기 기판 위에 적층하는 단계를 더 포함하고, 상기 제2 기판은 상기 제2 기판의 상기 상면에 부착된 하나 이상의 다이의 제2 세트, 및 상기 제2 기판의 상기 바닥면 상에 형성된 하나 이상의 전도성 영역들을 갖고, 각 전도성 영역은 상기 기판의 상기 상면 상에 형성된 상기 하나 이상의 상호접속들 중 하나의 상호접속에 대응하는 방법.
  25. 제24항에 있어서,
    리플로우 공정을 실시하여 상기 기판의 상기 상면 상에 형성된 각 상호접속과 상기 제2 기판의 상기 바닥면 상에 형성된 각 대응하는 전도성 영역 사이에 전기 접속을 형성시키는 방법.
  26. 제18항에 있어서,
    상기 인캡슐런트 위에 스퀴지(squeegee)를 적용하여, 상기 기판의 상기 상면 위로 상기 제2 거리보다 긴 거리만큼 연장되는 상기 하나 이상의 상호접속 중 임의의 상호접속 상에 형성된 인캡슐런트의 양을 감소시키는 단계를 더 포함하는 방법.
  27. 제18항에 있어서,
    상기 하나 이상의 다이는 연결 와이어들을 갖고, 상기 연결 와이어들은 상기 인캡슐런트에 의해 완전히 인캡슐레이션되는 방법.
  28. 제27항에 있어서,
    상기 다이들 중 하나 이상의 다이의 상기 연결 와이어들은 와이어 결합들을 포함하는 방법.
  29. 제18항에 있어서,
    상기 다이들 중 하나 이상의 다이는 로직 프로세서 디바이스를 구현하는 방법.
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