KR20050038502A - 적층 칩 패키지 제조 방법 - Google Patents

적층 칩 패키지 제조 방법 Download PDF

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Abstract

본 발명은 복수의 반도체 칩이 수직으로 적층되어 하나의 단위 반도체 칩 패키지로 구현되는 적층 칩 패키지 제조 방법에 관한 것으로서, ⒜베이스 필름 상에 웨이퍼의 각 반도체 칩에 대응되는 위치에 형성된 접착층의 패턴을 갖는 웨이퍼 마운트 테이프(wafer mount tape)를 제조하는 단계와, ⒝각각의 상기 접착층에 대응되는 반도체 칩이 부착되도록 웨이퍼에 웨이퍼 마운트 테이프를 부착시키는 단계와, ⒞상기 웨이퍼를 반도체 칩 단위로 절단하는 다이싱(dicing) 단계, 및 ⒟상기 웨이퍼로부터 반도체 칩을 분리하여, 서브스트레이트 상에 실장되어 와이어본딩이 완료된 최하위 반도체 칩 또는 그 최하위 반도체 칩 상에 실장되어 와이어본딩이 완료된 상위 반도체 칩에 실장하는 단계를 포함하는 것을 특징으로 한다. 이에 의하면, 칩 실장 때마다 접착제 도포 또는 접착 테이프 부착이 이루어지지 않고 웨이퍼 단계에서 미리 다량의 반도체 칩에 대하여 이루어지기 때문에 칩 실장 공정의 진행이 신속하고 간단하게 이루어질 수 있다. 또한, 종래의 공정 설비를 이용하면서도 본드패드의 오염이 없고 본딩와이어에 대한 손상이 발생되지 않는다.

Description

적층 칩 패키지 제조 방법{Manufacturing method for stack ship package}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 복수의 반도체 칩이 수직으로 적층되어 하나의 단위 반도체 칩 패키지로 구현되는 적층 칩 패키지 제조 방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화 되고 있으며 전자기기의 핵심 부품인 패키지 또한 소형화 및 경량화 되고 있다. 이와 같은 추세에 따라 개발된 형태의 패키지 형태로서 복수의 반도체 칩을 수직으로 적층하여 하나의 단위 반도체 칩 패키지로 구현된 적층 칩 패키지가 알려져 있다. 이와 같은 적층 칩 패키지는 하나의 반도체 칩을 내재하는 단위 반도체 칩 패키지 복수 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다. 이와 같은 적층 칩 패키지의 일 예를 소개하기로 한다.
도 1은 일반적인 적층 칩 패키지의 일 예를 나타낸 단면도이고, 도 2와 도 3은 종래 기술에 따른 적층 칩 패키지 제조 방법에 의해 공정이 진행되는 상태를 나타낸 단면도들이다.
도 1에 도시된 적층 칩 패키지(500)는 수직으로 적층되어 있는 4개의 반도체 칩(511,513,515,517)을 포함하여 구성된다. 서브스트레이트(substrate; 521) 위에 제 1반도체 칩(511)이 액상의 접착제(525)로 부착되어 있고, 그 위에 동종의 제 2반도체 칩(513)이 비전도성의 접착 테이프(526a)로 부착되어 있으며, 그 위에 제 1반도체 칩(511)과 제 2반도체 칩(513)보다 작은 크기의 제 3반도체 칩(515)이 접착제(526b)로 부착되어 있고, 그 위에 제 3반도체 칩(515)과 동종의 제 4반도체 칩(517)이 부착되어 있다.
수직으로 적층된 반도체 칩들(511,513,515,517)들은 모두 활성면이 상부를 향하며, 반도체 칩들(511,513,515,517)들의 본드패드(312,314,316,318)와 그에 대응되는 서브스트레이트(521)의 접촉패드(522)가 본딩와이어(527)에 의하여 전기적으로 상호연결을 이루고 있다.
제 1반도체 칩(511) 위의 접착 테이프(526a)는 제 1반도체 칩(511)의 본드패드(512) 안쪽에 위치하는 크기를 가지며, 제 1반도체 칩(511)의 본드패드(512)와 서브스트레이트(521)의 접촉패드(522)를 연결하는 본딩와이어(527)의 와이어루프(wire loop) 높이 확보를 위하여 일정 두께를 갖는다. 제 2반도체 칩(513) 위의 접착제(526b)와 제 3반도체 칩(515) 위의 접착 테이프(526c) 역시 동일한 이유로 그 크기가 결정된다.
그리고, 반도체 칩들(511,513,515,517)과 본딩와이어(527) 및 그 접합 부분들은 서브스트레이트(521)의 상부를 덮는 봉지부(535)에 의해 봉지되어 외부환경으로부터 물리적 및 화학적으로 보호된다. 서브스트레이트(521)의 밑면에는 외부와의 전기적 연결을 위한 외부접속단자로서 솔더 볼(537)이 부착되어 있다.
도 1내지 도 3을 참조하여 종래 기술에 따른 적층 칩 패키지 제조 방법을 설명하면, 먼저 도 2와 같이 서브스트레이트(521) 상에 제 1반도체 칩(511)을 접착제(525)로 부착하고 본딩와이어(527)로 본드패드(512)와 접촉패드(517)를 전기적으로 연결하는 와이어 본딩(wire bonding)을 진행한다.
다음으로, 도 3과 같이 접착 테이프 부착 장치(590)로 접착 테이프(526a)를 제 1반도체 칩(511) 상에 부착하고, 그 접착 테이프(526a)를 매개로 하여 제 2반도체 칩(513)을 부착하고, 와이어 본딩을 진행한다.
다음으로, 제 2반도체 칩(513) 상에 접착제(526b)로 제 1,2반도체 칩(511,513)보다 크기가 작은 제 3반도체 칩(515)을 부착하고 와이어 본딩을 진행한다.
다음으로, 제 3반도체 칩(515) 상에 제 4반도체 칩(517)을 접착 테이프(526c)로 제 2반도체 칩(513)과 마찬가지의 방식으로 부착한다.
후속으로, 반도체 칩들(511,513,515,517)과 본딩와이어(527) 및 그 접합 부분들이 봉지되도록 서브스트레이트(521)의 상부에 대한 봉지(encapsulation) 공정을 진행하고, 서브스트레이트(521)의 하면에 솔더 볼(537)을 부착시키는 솔더 볼 부착 공정을 진행한다.
그런데, 종래 기술에 따른 적층 칩 패키지 제조 방법은, 칩 적층을 할 때 사용되는 접착제 또는 접착 테이프에 대한 관리가 필요하다. 하위의 반도체 칩과의 와이어 본딩 공간 확보를 위하여 접착제를 일정 두께로 형성하여야 하고 접착제가 과다 사용되어 본드패드를 오염시키는 일이 없도록 하여야 하기 때문에 공정 진행 과정에서의 관리가 필요하다. 또한, 접착 테이프를 절단하여 사용하기 때문에 이에 대한 관리가 필요하다. 더욱이 접착제의 도포나 접착 테이프 부착 후에 칩 실장이 이루어지기 때문에 공정의 진행이 신속하게 이루어지지 못한다.
따라서, 본 발명의 목적은 적층 칩 패키지 제조 공정의 진행이 본드패드의 오염이나 본딩와이어에 대한 접촉 없이 간단하고 신속하게 이루어질 수 있도록 하는 적층 칩 패키지 제조 방법을 제공하는 데에 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 적층 칩 패키지 제조 방법은, ⒜베이스 필름 상에 웨이퍼의 각 반도체 칩에 대응되는 위치에 형성된 접착층의 패턴을 갖는 웨이퍼 마운트 테이프(wafer mount tape)를 제조하는 단계와, ⒝각각의 상기 접착층에 대응되는 반도체 칩이 부착되도록 웨이퍼에 웨이퍼 마운트 테이프를 부착시키는 단계와, ⒞상기 웨이퍼를 반도체 칩 단위로 절단하는 다이싱(dicing) 단계, 및 ⒟상기 웨이퍼로부터 반도체 칩을 분리하여, 서브스트레이트 상에 실장되어 와이어본딩이 완료된 최하위 반도체 칩 또는 그 최하위 반도체 칩 상에 실장되어 와이어본딩이 완료된 상위 반도체 칩에 실장하는 단계를 포함하는 것을 특징으로 한다.
반도체 칩들은 에지패드형 반도체 칩이고, 접착층은 하위 반도체 칩의 본드패드들 안쪽에 위치하도록 하는 것이 바람직하다. 접착층은 하위 반도체 칩의 본드패드 상부에 일정 높이의 공간을 형성하는 가장자리 하부가 파여진 부분을 가질 수 있다.
이하 첨부 도면을 참조하여 본 발명에 따른 적층 칩 패키지 제조 방법을 보다 상세하게 설명하고자 한다.
제 1실시예
도 4내지 도 8은 본 발명에 따른 적층 칩 패키지 제조 방법의 제 1실시예에 의해 공정이 진행되는 상태를 나타낸 단면도들이다.
도 4와 도 5를 참조하면, 먼저 베이스 필름(12) 상에 웨이퍼(10)의 각 반도체 칩(113)에 대응되는 위치에 형성된 접착층(126a)의 패턴을 갖는 웨이퍼 마운트 테이프(wafer mount tape; 11)를 제조하는 단계가 진행된다. 접착층(126a)은 후술될 하위에 부착될 반도체 칩의 본드패드 안쪽에 위치하는 크기와 본드패드와의 전기적인 연결을 위한 본딩와이어와 접촉되지 않는 두께로 형성된다. 그리고, 접착층(126a)들은 각각의 반도체 칩(113)에 대응되는 위치에 배치되며 일정 간격을 유지하도록 형성된다. 이와 같은 웨이퍼 마운트 테이프(11)는 베이스 필름(12) 상에 접착제를 도포한 후 에칭(etching)을 하여 형성하거나, 또는 베이스 필름(12)에 일정한 패턴의 마스크를 덮은 다음 접착제를 도포하여 접착층(126a)을 형성함으로써 제조될 수 있다.
다음으로, 각각의 접착층(126a)에 대응되는 반도체 칩(113)이 부착되도록 웨이퍼(10)의 배면(背面)에 웨이퍼 마운트 테이프(11)를 부착시키는 단계가 진행된다. 웨이퍼 마운트 테이프(11)는 접착층(126a)이 웨이퍼(10)의 반도체 칩(113)에 대응하여 형성되어 있으므로 정확한 정렬 과정을 거쳐 부착되도록 한다. 이때, 웨이퍼 마운트 테이프(11)는 웨이퍼 링(13)에 부착되도록 함으로써 취급이 용이하게 이루어질 수 있도록 한다.
다음으로, 웨이퍼(10)를 개별 반도체 칩 단위로 절단하는 다이싱(dicing) 단계가 진행된다. 잘 알려진 웨이퍼 소잉 장치를 이용하거나 레이저 절단 장치를 이용하여 웨이퍼(10)를 개별 반도체 칩 단위로 절단을 한다. 이때, 필요에 따라 웨이퍼 두께 전체 또는 일정 두께만큼 절단이 이루어질 수 있다. 도 5에서 50은 웨이퍼 소잉 장치의 절단 날이다.
도 6과 도 7을 참조하면, 다음으로 웨이퍼(도 5의 10)로부터 반도체 칩(113)을 분리하여, 서브스트레이트(121) 상에 실장되어 와이어본딩이 완료된 최하위에 위치하는 제 1반도체 칩(111)에 실장하는 단계가 진행된다. 서브스트레이트(121) 상에 전술한 바와 같은 접착층 형성을 위한 공정을 거치지 않은 웨이퍼로부터 제공되는 제 1반도체 칩(111)이 은-에폭시와 같은 접착제(125)를 사용하여 실장되어 있고, 그 제 1반도체 칩(111)의 본드패드(112)와 서브스트레이트(121)의 접촉패드(122)가 본딩와이어(127)로 와이어본딩되어 있다. 제 2반도체 칩(113)의 실장은 웨이퍼로부터 분리된 제 2반도체 칩(113)을 픽 엔 플레이스(pick & place) 장치(190)로 흡착하여 제 1반도체 칩(111) 상에 부착하는 것으로 완료된다. 제 2반도체 칩(113)의 배면에 이미 접착층(126a)이 형성되어 있기 때문에 별도의 접착제 도포 작업은 필요가 없다.
도 8을 참조하면, 다음으로 제 2반도체 칩(113) 상에 제 3반도체 칩(115)을, 그리고 제 3반도체 칩(115) 상에 제 4반도체 칩(117)을 제 2반도체 칩(113)과 동일한 방식으로 실장한다. 여기서, 제 3,4반도체 칩(115,117)은 제 1,2반도체 칩(111,113)과 달리 크기가 작은 것으로, 제 2반도체 칩(113)과 마찬가지로 배면에 접착층(126b,126c)이 형성되어 있다. 단, 제 3반도체 칩(115) 배면의 접착층(126b)은 그 하위에 제 2반도체 칩(113)의 본드패드(114) 안쪽에 위치할 정도로 크기가 작으므로 접착층(126b)을 칩 배면 전체에 형성하여도 무방하다. 그러나, 제 4반도체 칩(117)의 배면에 형성된 접착층(126c)은 제 3반도체 칩(115)의 본드패드(116) 안쪽에 위치하는 크기로 형성되어야 하며 높이 또한 본딩와이어(127)와 접촉되지 않는 두께를 가져야 한다.
후속으로, 봉지(encapsulation) 공정을 진행하고, 솔더 볼(137) 부착 공정을 진행한다. 반도체 칩들(111,113,115,117)들과 본딩와이어(127) 및 그 접합 부분들이 봉지되도록 서브스트레이트(121)의 상부를 덮는 봉지부(135)를 형성한다. 그리고, 서브스트레이트(121) 배면에 솔더 볼(137)을 부착한다. 이 단계는 공지의 몰드 공정과 솔더 볼 부착 공정을 적용하여 이루어질 수 있다.
여기서, 본 발명에 따른 적층 칩 패키지 제조 방법은 각각의 반도체 칩들(111,113,115,117)이 본드패드(112,114,116,118)들이 칩 가장자리에 형성되어 있는 에지패드형(edge pad type)일 경우에 효과적으로 적용될 수 있다.
제 2실시예
도 9내지 도 11은 본 발명에 따른 적층 칩 패키지 제조 방법의 제 2실시예에 의해 공정이 진행되는 상태를 나타낸 단면도들이다.
도 9내지 도 11을 참조하면, 웨이퍼 마운트 테이프 제조 단계에서 웨이퍼 배면에 형성되는 접착층(326a)을 제 2반도체 칩(313)의 배면 전체에 걸쳐 일정 두께로 형성되도록 하고, 하위 반도체 칩(111)의 본드패드(112) 상부에 본딩와이어(317)와 접촉되지 않도록 가장자리 하부가 파여진 부분을 갖도록 한다. 단, 하위 칩 크기가 충분히 클 경우 제 3반도체 칩(315)의 배면에 형성된 접착층(326b)와 같이 파여진 부분이 없도록 하여도 무방하다. 그리고, 후속 단계는 전술한 제 1실시예와 같이 진행을 하여 적층 칩 패키지(300)를 제조하면 된다.
한편, 본 발명에 따른 적층 칩 패키지 제조 방법은 전술한 실시예에 한정되는 것은 아니며, 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양하게 실시될 수 있다. 예를 들어, 웨이퍼 마운트 테이프(wafer mount tape)의 웨이퍼 부착면에 웨이퍼의 각 반도체 칩에 대응하는 위치에 칩 마운트용 접착제 또는 접착 테이프를 부착시켜 접착층을 형성할 수 있다. 또한, 최하위 반도체 칩의 경우도 웨이퍼 수준에서 미리 접착층 형성을 할 수 있다.
이상과 같은 본 발명에 의한 적층 칩 패키지 제조 방법에 따르면, 칩 실장 때마다 접착제 도포 또는 접착 테이프 부착이 이루어지지 않고 웨이퍼 단계에서 미리 다량의 반도체 칩에 대하여 이루어지기 때문에 칩 실장 공정의 진행이 신속하고 간단하게 이루어질 수 있다. 또한, 종래의 공정 설비를 이용하면서도 본드패드의 오염이 없고 본딩와이어에 대한 손상이 발생되지 않는다.
도 1은 일반적인 적층 칩 패키지의 일 예를 나타낸 단면도,
도 2와 도 3은 종래 기술에 따른 적층 칩 패키지 제조 방법에 의해 공정이 진행되는 상태를 나타낸 단면도들,
도 4내지 도 8은 본 발명에 따른 적층 칩 패키지 제조 방법의 제 1실시예에 의해 공정이 진행되는 상태를 나타낸 단면도들,
도 4 내지 도 8은 본 발명에 따른 적층 칩 패키지 제조 방법의 제 1실시예에 의해 공정이 진행되는 과정을 나타낸 단면도, 및
도 9내지 도 11은 본 발명에 따른 적층 칩 패키지 제조 방법의 제 2실시예에 의해 공정이 진행되는 상태를 나타낸 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 웨이퍼 11: 웨이퍼 마운트 테이프
12: 베이스 필름 100,300,500: 적층 칩 패키지
111,311,511: 제 1반도체 칩 113,313,513: 제 2반도체 칩
115,315,515: 제 3반도체 칩 117,317,517: 제 4반도체 칩
112,114,116,118,312,314,316,318,412,414,416,418: 본드패드
121,321,521: 서브스트레이트(substrate)
122,322,522: 접촉패드(contact pad)
125,325,525,526b: 접착제 126a~126c,326a~326c: 접착층
127,327,527: 본딩와이어 135,335,535: 봉지부
137,337,537: 솔더 볼 190,390: 픽 엔 플레이스 장치
526a,526c: 접착 테이프 590: 접착 테이프 부착 장치

Claims (3)

  1. ⒜베이스 필름 상에 웨이퍼의 각 반도체 칩에 대응되는 위치에 형성된 접착층의 패턴을 갖는 웨이퍼 마운트 테이프(wafer mount tape)를 제조하는 단계와, ⒝각각의 상기 접착층에 대응되는 반도체 칩이 부착되도록 웨이퍼에 웨이퍼 마운트 테이프를 부착시키는 단계와, ⒞상기 웨이퍼를 반도체 칩 단위로 절단하는 다이싱(dicing) 단계, 및 ⒟상기 웨이퍼로부터 반도체 칩을 분리하여, 서브스트레이트 상에 실장되어 와이어본딩이 완료된 최하위 반도체 칩 또는 그 최하위 반도체 칩 상에 실장되어 와이어본딩이 완료된 상위 반도체 칩에 실장하는 단계를 포함하는 것을 특징으로 하는 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 반도체 칩들은 에지패드형 반도체 칩이고, 상기 접착층은 하위 반도체 칩의 본드패드들 안쪽에 위치하는 것을 특징으로 하는 적층 칩 패키지.
  3. 제 1항에 있어서, 상기 접착층은 하위 반도체 칩의 본드패드 상부에 일정 높이의 공간을 형성하는 가장자리 하부가 파여진 부분을 갖는 것을 특징으로 하는 적층 칩 패키지.
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* Cited by examiner, † Cited by third party
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KR101240870B1 (ko) * 2008-04-21 2013-03-07 주식회사 엘지화학 다이어태치 필름 및 반도체 웨이퍼

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KR101240870B1 (ko) * 2008-04-21 2013-03-07 주식회사 엘지화학 다이어태치 필름 및 반도체 웨이퍼

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