WO1998058407A1 - Bauteilträger für multi-chip-module - Google Patents
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- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000002657 fibrous material Substances 0.000 claims description 7
- 238000005520 cutting process Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 238000000926 separation method Methods 0.000 abstract description 3
- 238000007688 edging Methods 0.000 abstract 2
- 239000000758 substrate Substances 0.000 description 7
- 239000000835 fiber Substances 0.000 description 6
- 239000000969 carrier Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000003801 milling Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011152 fibreglass Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
- H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09145—Edge details
- H05K2201/0919—Exposing inner circuit layers or metal planes at the side edge of the printed circuit board [PCB] or at the walls of large holes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
- H05K2201/2009—Reinforced areas, e.g. for a specific part of a flexible printed circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
- H05K2203/0228—Cutting, sawing, milling or shearing
Definitions
- the invention relates to a component carrier and a method for producing such a component carrier.
- Component carriers or printed circuit boards have long been known for accommodating electronic components thereon and electrically connecting them to one another. With the increasing complexity of modern components and their generally high number of connection contacts, it has become customary to arrange the connecting lines which are to be provided for connecting individual contacts to one another or to connection contacts in several layers, since their arrangement next to one another in one layer is no longer possible.
- Such a component carrier is also used in so-called multi-chip modules, in which several semiconductor chips are combined to form a single component, namely the module.
- high wiring densities result today, so that so-called multi-layer substrates are used as component carriers. These substrates consist of a carrier layer, e.g. made of glass fiber reinforced plastic, on which the interconnect levels are embedded in a dielectric layer.
- the use of Duramit or polyemite fiber mats as the dielectric layer has proven to be advantageous.
- the aforementioned multi-chip modules are manufactured in a mass production process. It becomes strip-shaped
- Material is usually obtained by machining which contains several strips.
- the strip is machined on the outer contour and, depending on the design, also between the modules.
- the substrate is then in the form of a strip-shaped material on which the conductor structure of the desired module is arranged next to one another in succession with any desired number. So there are individual module cells on the strip-shaped material, which is first assembled cell by cell with the predetermined chips during the manufacture of the modules and then further assembled. After assembly, the individual cells are separated from one another. For separating the individual
- Module cells as well as for substrate production, it would be advantageous if a cutting process such as sawing or milling could be used. However, it has been found that when such a cutting process is used, the cut edge frays particularly in the case of fiber material of the dielectric layer, as a result of which unbound fibers are produced.
- a cutting process such as sawing or milling
- Sheathing can be applied directly to the carrier. Fibers that get into the clean room environment or into the production machines through frayed edges are not portable or extremely undesirable.
- a method has been tried so far as a workaround in which a cover layer is placed on the panel and fixed to produce the substrate strips.
- the top layer can consist of hard paper or the like.
- the cover layer is pressed onto the processing point during the processing operation and thus takes on the function of a kind of tear-off edge. This makes it possible to manufacture the substrate free of fringes.
- this application of a cover layer is an additional process step that slows down the manufacturing process and at the same time makes it more expensive.
- the invention is therefore based on the object of providing a component carrier and a method for producing such a component carrier in which as little fiber material as possible is obtained and which is at the same time as simple and inexpensive as possible.
- FIG. 1A the panel with several strips, which is composed of several component carriers according to the invention
- FIG. 1B a strip separated from the panel
- FIG. IC shows a component carrier separated from the benefit shown in FIG. 1A or the strip shown in FIG. 1B, and
- FIG. 1A shows a panel 8 in which a plurality of component carrier cells 7 are arranged next to one another. In order to obtain a component carrier from this benefit, it is cut along dividing lines 6 by sawing or milling. separates. A layer 4 is shown on all sides of the dividing line 6.
- FIG. 1B shows a strip which comprises a plurality of component carrier cells 7 arranged in a row. This strip can be obtained by cutting out along a dividing line surrounding several component carriers.
- FIG. 1C shows a component carrier separated from the panel shown in FIG. 1A or the strip shown in FIG. 1B. This is now limited in its plan view by the dividing line 6, which is caused by sawing or milling along the line 6. Along the dividing line 6, which now represents an upper edge of the component carrier, part of the edge layer 4 has remained as in the case of the strip shown in FIG. 1B.
- FIG. 2 shows a detail from a cross section through the component carrier shown in FIG. 1b, which is separated from the strip shown in FIG. 2 shows a carrier layer 1, on the top and bottom of which an embedding layer 2 is provided.
- This embedding layer 2 consists of a dielectric material and is made of a fibrous material such as a Duramit fiber or polyemite fiber.
- conductor tracks 3 are provided, which are arranged in different levels or layers. At least the conductor tracks that are to be contacted directly with the component to be mounted are located on the surface of the respective embedding layer.
- An edge element 4 is provided on the outer edge of the surface of the embedding layer, which thus delimits the outer edge of the embedding layer 2.
- Fig. 3 shows an analog layer structure as Fig. 2, only with several
- Wiring levels In cases determined by the number of layers or type of fiber material, it may be useful that several edge elements are installed at certain intervals in addition to the top edge element.
- the edge elements 4 are embedded in the same plane as the conductor tracks 3, which are provided for the contact with the component to be assembled.
- the edge element 4 is made of the same material as the line elements 3. In this way, the edge elements can be produced in the same process step as the line elements.
- the manufacture of the edge element 4 is not an additional process step, so that the manufacture of the carrier substrate as well as the manufacture of the entire module is never delayed by the provision of the edge elements 4. At the same time, no significant additional costs are generated by the structure described.
- edge element 4 is arranged on the surface of the component carrier cell 7 under certain circumstances between the embedding layers, which consist of the fibrous dielectric, the cutting takes place along the edge element 4, which, like the line elements, is made of a metallic material. In this way, the fiber material is not exposed along the separation surface during the separation, so that the edge element 4 prevents fraying and occurrence of fiber material.
- the quality of the cut edges can be increased accordingly by integrating several edge elements into the parting surface (FIG. 3).
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Abstract
Die Erfindung betrifft einen Bauteilträger, an dessen Außenkante Kantenelemente vorgesehen sind, so daß das Ausfransen bei einem Heraustrennen entlang dieses Kantenelementes verhindert wird.
Description
Beschreibung
Bauteilträger für Multi-Chip-Module
Die Erfindung betrifft einen Bauteilträger und ein Verfahren zum Herstellen eines solchen Bauteilträgers.
Seit langem sind Bauteilträger bzw. Leiterplatten bekannt, um elektronische Bauteile darauf aufzunehmen und elektrisch mit- einander zu verbinden. Dabei ist es mit der zunehmenden Komplexität moderner Bauteile und deren in der Regel hohen Anzahl von Anschlußkontakten üblich geworden, die Verbindungs- leitungen, die zur Verbindung einzelner Kontakte untereinander oder zu Anschlußkontakten vorzusehen sind, in mehreren Lagen anzuordnen, da deren Anordnung nebeneinander in einer Lage nicht mehr möglich ist . Ein derartiger Bauteilträger wird ebenfalls in sogenannten Multi-Chip-Modulen verwendet, bei denen mehrere Halbleiter-Chips zu einem einzelnen Bauteil, nämlich dem Modul, zusammengefügt werden. Auch hierbei ergeben sich heutzutage hohe Verdrahtungsdichten, so daß als Bauteilträger sogenannte Multi-Layer-Substrate verwendet werden. Diese Substrate bestehen aus einer Trägerschicht z.B aus glasfaserverstärktem Kunststoff auf der die Leiterbahnebenen in einer Dielektrikumsschicht eingebettet sind. Die Verwendung von Duramit- oder Polyemitfasermatten als DielektrikumsSchicht hat sich als vorteilhaft herausgestellt .
Die zuvor genannten Multi-Chip-Module werden in einem Massen- fertigungsprozeß hergestellt. Dabei wird streifenförmiges
Material in der Regel durch spanende Bearbeitung aus Nutzen gewonnen, welche mehrere Streifen beinhalten. Dabei wird der Streifen an der Außenkontur und je nach Design auch zwischen den Modulen bearbeitet. Danach liegt also das Substrat als streifenförmiges Material vor, auf dem die Leiterbahnstruktur des gewünschten Modules mit einer beliebig hohen Anzahl nach- einanderfolgend nebeneinander angeordnet ist. Es liegen also
einzelne Modulzellen auf dem streifenförmigen Material vor, das bei der Fertigung der Module zunächst Zelle für Zelle mit den vorbestimmten Chips bestückt und anschließend weiter montiert werden. Nach der Montage werden die einzelnen Zellen voneinander getrennt. Für das Trennen der einzelnen
Modulzellen als auch für die Substratherstellung wäre es vorteilhaft, wenn man ein spanendes Trennverfahren wie beispielsweise Sägen oder Fräsen verwenden könnte. Es hat sich jedoch herausgestellt, daß bei der Verwendung eines solchen spanenden Trennverfahrens die Schnittkante insbesondere bei Fasermaterial der Dielektrikumsschicht ausfranst, wodurch ungebundene Fasern anfallen.
Die Front of Line Montage von Multi-Chip-Modulen erfolgt in einer Reinstraumu gebung, da die Chips ohne schützende
Ummantelung direkt auf den Träger aufgebracht werden. Fasern die durch ausgefranste Kanten in die Reinstraumumgebung bzw. in die Fertigungsmaschinen gelangen sind nicht tragbar bzw. äußerst unerwünscht .
Dieser Nachteil konnte bisher nicht umgangen werden, da die Verwendung eines Laser- oder Wasserstrahlschneiders sowie andere Technologien nicht möglich ist oder die geforderte Kantenqualität nicht erreicht wird.
Aus diesem Grund wurde bisher als Umgehungsmöglichkeit ein Verfahren erprobt, bei dem zur Herstellung der Substratstreifen eine Decklage auf den Nutzen gelegt und fixiert wird. Die Decklage kann aus Hartpapier oder ähnlichem bestehen. Die Decklage wird während des Bearbeitungsvorganges auf die Bearbeitungsstelle gedrückt und übernimmt so die Funktion einer Art Abreißkante. Damit ist es möglich das Substrat fransenfrei herzustellen. Dieses Auflegen einer Deckschicht ist jedoch ein zusätzlicher Verfahrensschritt, der den Fertigungsprozeß verlangsamt und dabei gleichzeitig verteuert.
Der Erfindung liegt somit die Aufgabe zugrunde einen Bauteilträger vorzusehen und ein Verfahren zur Herstellung eines solchen Bauteilträgers, bei dem möglichst wenig Fasermaterial anfällt, und das gleichzeitig möglichst einfach und kosten- günstig ist.
Diese Aufgabe wird erfindungsgemäß mit den Mitteln bzw. Maßnahmen der Ansprüche 1 bzw. 6 gelöst. Durch das Vorsehen eines Kantenelementes zumindest entlang einer Oberkante und den Einbettungsschichten des Bauteilträgers wird beim Heraustrennen des Bauteilträgers aus einem fortlaufenden Band das Ausfransen und Anfallen von Fasern Entlang der Trennlinie verhindert .
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den untergeordneten Ansprüchen beschrieben.
Nachfolgend wird die Erfindung anhand eines Ausführungsbei- spiels unter Bezugnahme auf die Zeichnungen beschrieben.
Es zeigen:
Fig. 1A den Nutzen mit mehreren Streifen, der aus mehreren erfindungsgemäßen Bauteilträgern zusammengesetzt ist Fig. 1B einen aus dem Nutzen herausgetrennten Streifen, ,
Fig. IC ein aus dem in Fig. 1A dargestellten Nutzen oder dem in Fig. 1B dargestellten Streifen herausgetrennten Bauteilträger, und
Fig. 2 und je einen Ausschnitt aus einem Querschnitt Fig. 3 durch den erfindungsgemäßen Bauteilträger.
In Fig. 1A ist ein Nutzen 8 dargestellt, bei dem mehrere Bauteilträgerzellen 7 nebeneinander angeordnet sind. Um aus diesem Nutzen einen Bauteilträger zu gewinnen, wird dieser entlang von Trennlinien 6 durch Sägen oder Fräsen durchge-
trennt. Zu allen Seiten der Trennlinie 6 ist eine Schicht 4 dargestellt.
Fig. 1B zeigt einen Streifen, der mehrere in einer Reihe angeordnete Bauteilträgerzellen 7 umfaßt. Dieser Streifen kann durch Heraustrennen, entlang einer mehrere Bauteilträger umgebenden Trennlinie erhalten sein.
In Fig. IC ist ein aus dem in Fig. 1A dargestellten Nutzen oder dem in Fig. 1B dargestellten Streifen herausgetrennter Bauteilträger dargestellt. Dieser ist in seiner Draufsicht nunmehr durch die Trennlinie 6 begrenzt, was durch das Sägen oder Fräsen entlang der Linie 6 hervorgerufen ist. Entlang der Trennlinie 6, die nunmehr eine Oberkante des Bauteilträgers darstellt, ist ein Teil der Kantenschicht 4 wie bereits bei dem in Fig. 1B dargestellten Streifen stehengeblieben .
In Fig. 2 ist ein Ausschnitt aus einem Querschnitt durch den in Fig. lb dargestellten Bauteilträger dargestellt, der aus dem in Fig. la dargestellten Streifen herausgetrennt ist. In Fig. 2 ist eine Trägerschicht 1 zu sehen, an deren Ober- und Unterseite jeweils eine Einbettungsschicht 2 vorgesehen ist. Diese Einbettungsschicht 2 besteht aus einem dielektrischen Material und ist aus einem faserigen Material wie beispielsweise einer Duramitfaser bzw. Polyemitfaser hergestellt . In dieser Einbettungsschicht 2 sind Leitungsbahnen 3 vorgesehen, die in unterschiedlichen Ebenen bzw. Lagen angeordnet sind. An der Oberfläche der jeweiligen Einbettungs- schicht befinden sich zumindest die Leitungsbahnen, die direkt mit dem zu montierenden Bauelement kontaktiert werden soll. An der Außenkante der Oberfläche der Einbettungsschicht ist jeweils ein Kantenelement 4 vorgesehen, das somit die Außenkante der Einbettungsschicht 2 begrenzt. Fig. 3 zeigt einen analogen Lagenaufbau wie Fig. 2, nur mit mehreren
Verdrahtungsebenen. In durch die Anzahl der Lagen oder Art des Fasermaterials bestimmten Fällen, kann es sinnvoll sein,
daß mehrere Kantenelemente in bestimmten Abständen zusätzlich zum obersten Kantenelement mit eingebaut werden.
Wie in Fig. 2 und 3 zu sehen ist, sind die Kantenelemente 4 in der selben Ebene wie die Leitungsbahnen 3, die für den Kontakt mit dem zu montierenden Bauteil vorgesehen sind, eingebettet. Bei dem dargestellten Ausführungsbeispiel ist das Kantenelement 4 aus dem selben Material wie die Leitungselemente 3 hergestellt. Auf diese Weise lassen sich die Kantenelemente im selben Verfahrensschritt wie die Leitungselemente herstellen.
Somit stellt die Herstellung des Kantenelementes 4 keinen zusätzlichen Verfahrensschritt dar, so daß sowohl die Herstellung des Trägersubstrates als auch die Fertigung des gesamten Modules durch das Vorsehen der Kantenelemente 4 zu keinem Zeitpunkt verzögert wird. Gleichzeitig werden durch den beschriebenen Aufbau keine nennenswerten zusätzlichen Kosten erzeugt.
Dadurch, daß das Kantenelement 4 an der Oberfläche der Bauteilträgerzelle 7 unter Umständen zwischen den Ein- bettungsschichen, die aus dem faserigen Dielektrikum bestehen, angeordnet sind, erfolgt das Durchtrennen entlang des Kantenelementes 4, das wie die Leitungselemente aus einem metallischen Werkstoff hergestellt ist. Auf diese Weise liegt entlang der Trennfläche beim Trennen das Fasermaterial nicht frei, so daß durch das Kantenelement 4 ein Ausfransen und Auftreten von Fasermaterial verhindert ist . Durch die Integration mehrerer Kantenelemente in die Trennfläche (Fig. 3) kann die Qualität der Schnittkanten entsprechend gesteigert werden.
Claims
1. Bauteilträger, mit einer plattenförmigen Trägerschicht (1) , die durch zwei sich gegenüberliegende Hauptseiten und die Hauptseiten verbindende Stirnseiten begrenzt ist, einer Einbettungsschicht (2), die zumindest eine der
Hauptflächen abdeckt, und zumindest einem Leitungselement (3) das in der Einbettungsschicht (2) eingebettet ist, gekennzeichnet durch ein Kantenelement (4) , das zumindest entlang eines Abschnitts einer Oberkante und zwischen den Einbettungsschichten (2) des Bauteilträgers ausgebildet ist.
2. Bauteilträger nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die beiden Hauptflächen der Trägerschicht (1) mit einer Einbettungsschicht (2) abgedeckt sind.
3. Bauteilträger nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die Einbettungsschicht an ihrer gesamten Oberkante ein Kantenelement (4) aufweist.
4. Bauteilträger nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß mehrere Verdrahtungsebenen vorgesehen sind, wobei in jeder Verdrahtungsebene ein Kantenelement (4) vorsehbar ist.
5.Bauteilträger nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß das Kantenelement aus demselben Material wie das Leitungseleemnt hergestellt ist.
6. Bauteilträger nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t,
daß die Einbettungsschicht (4) aus einem fasrigen Material hergestellt ist.
7. Verfahren zum Herstellen eines Bauteilträgers nach einem der Ansprüche 1 bis 6 mit den Schritten:
- Vorsehen einer plattenförmigen TrägerSchicht,
- Vorsehen einer Einbettungsschicht auf zumindest einer Seite der Trägerschicht, wobei zumindest in einer Richtung mehrere Bauteilzellen nebeneinander angeordnet sind, die zu- mindest ein Leitungselement aufweisen, wobei benachbarte Bauteilträgerzellen durch zumindest ein Kantenelement getrennt sind, und
- spanendes Trennen der Bauteilträgerzellen entlang dem Kantenelement .
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19725445.4 | 1997-06-16 | ||
DE1997125445 DE19725445A1 (de) | 1997-06-16 | 1997-06-16 | Bauteilträger für Multi-Chip-Module |
Publications (1)
Publication Number | Publication Date |
---|---|
WO1998058407A1 true WO1998058407A1 (de) | 1998-12-23 |
Family
ID=7832645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/DE1998/001020 WO1998058407A1 (de) | 1997-06-16 | 1998-04-08 | Bauteilträger für multi-chip-module |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE19725445A1 (de) |
WO (1) | WO1998058407A1 (de) |
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AK | Designated states |
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AL | Designated countries for regional patents |
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DFPE | Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101) | ||
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WWE | Wipo information: entry into national phase |
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|
NENP | Non-entry into the national phase |
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|
122 | Ep: pct application non-entry in european phase |