JPH01185935A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01185935A JPH01185935A JP63009609A JP960988A JPH01185935A JP H01185935 A JPH01185935 A JP H01185935A JP 63009609 A JP63009609 A JP 63009609A JP 960988 A JP960988 A JP 960988A JP H01185935 A JPH01185935 A JP H01185935A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- forming
- net
- frame
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 12
- 235000012431 wafers Nutrition 0.000 claims description 42
- 238000000926 separation method Methods 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 10
- 238000002955 isolation Methods 0.000 abstract description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052710 silicon Inorganic materials 0.000 abstract description 18
- 239000010703 silicon Substances 0.000 abstract description 18
- 230000002093 peripheral effect Effects 0.000 abstract description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 238000009413 insulation Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 3
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 2
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/928—Front and rear surface processing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特に半導体ウェ
ーハから誘電体絶縁分離基板を製造する方法の改良に関
する。
ーハから誘電体絶縁分離基板を製造する方法の改良に関
する。
（従来の技術）
の上表面および側面にシリコン酸化膜■を形成する。そ
して同図（ｊ）のようにフォトレジスト技術によりその
レジストにパターニングを施して網目状の酸化膜＠を形
成する。次にこれらの酸化膜＠をマスク材として異方性
エツチングを行ない網状の分離溝（至）をウェーハ全体
に形成し、同図（ＩＩＩ）のごとく、形成した分離溝（
７）に誘電体分離膜としてシリコン酸化膜のを被着させ
る。同図（Ｉｌｌ）には前記酸化膜（社）及び匈）に対
し共通の参照番号（財）を付す。
して同図（ｊ）のようにフォトレジスト技術によりその
レジストにパターニングを施して網目状の酸化膜＠を形
成する。次にこれらの酸化膜＠をマスク材として異方性
エツチングを行ない網状の分離溝（至）をウェーハ全体
に形成し、同図（ＩＩＩ）のごとく、形成した分離溝（
７）に誘電体分離膜としてシリコン酸化膜のを被着させ
る。同図（Ｉｌｌ）には前記酸化膜（社）及び匈）に対
し共通の参照番号（財）を付す。
次いで同図ＯＶ）に示すようにシリコン酸化膜０４）上
に、シリコン塩化物等の気相成長反応によって支持体層
となるシリコン多結晶層（４０を形成する。次にシリコ
ン多結晶層（４０を同図（ｌｖ）のａ −ａ ’で示し
た位置まで研磨し、そしてこのａ −ａ ’の研磨した
面を基準面としてシリコン単結晶側をｂ−ｂ／で示した
位置まで研磨すれば、同図（Ｖ）に示すように互いにシ
リコン酸化膜０４）及び多結晶層（４０で分離された所
定の深さの複数の単結晶島領域（至）を有する誘電体絶
縁分離基板が得られる。そして前記第５図（Ｉ）に示さ
れたマスク工程及び分離溝形成工程の際、第４図に示す
ように半導体ウェーハα０の周縁部においても中央部と
同様に酸化膜■のパターニングを行なっているので、網
目状酸化膜＠はウェーハαＣの周縁にも存在し、従って
分離溝（至）はウェーハ（１〔の周縁にまで延在するよ
うに形成されていた。
に、シリコン塩化物等の気相成長反応によって支持体層
となるシリコン多結晶層（４０を形成する。次にシリコ
ン多結晶層（４０を同図（ｌｖ）のａ −ａ ’で示し
た位置まで研磨し、そしてこのａ −ａ ’の研磨した
面を基準面としてシリコン単結晶側をｂ−ｂ／で示した
位置まで研磨すれば、同図（Ｖ）に示すように互いにシ
リコン酸化膜０４）及び多結晶層（４０で分離された所
定の深さの複数の単結晶島領域（至）を有する誘電体絶
縁分離基板が得られる。そして前記第５図（Ｉ）に示さ
れたマスク工程及び分離溝形成工程の際、第４図に示す
ように半導体ウェーハα０の周縁部においても中央部と
同様に酸化膜■のパターニングを行なっているので、網
目状酸化膜＠はウェーハαＣの周縁にも存在し、従って
分離溝（至）はウェーハ（１〔の周縁にまで延在するよ
うに形成されていた。
（発明が解決しようとする課題）
前記したように従来エツチングを行ない分離溝を形成す
る際に、第４図から分るようにウェーハ周縁部の非マス
ク面積が不揃いのために分離溝の深さが均一に得られず
、その部分は単に欠けた分離溝の形状ではなく、くずれ
た形状になってしまう場合があった。また、第５図に示
したような工程間でウェーハの移送時々どにショックを
受け、ウェーハ周縁の分離溝分部に欠損部（３１）が生
じ易い。
る際に、第４図から分るようにウェーハ周縁部の非マス
ク面積が不揃いのために分離溝の深さが均一に得られず
、その部分は単に欠けた分離溝の形状ではなく、くずれ
た形状になってしまう場合があった。また、第５図に示
したような工程間でウェーハの移送時々どにショックを
受け、ウェーハ周縁の分離溝分部に欠損部（３１）が生
じ易い。
このようなウェーハにシリコン多結晶層（４０を成長さ
せると、そのウェーハ周縁部においては均一な成長が得
られず中央部以上に成長し層が厚くなったり、また成長
が他よりおそくなり層が薄く々ったりする。例えば第５
図（１ｖ）に示したように、図面左側で薄く右側で厚く
なるようにシリコン多結晶層（４０の厚さのバラツキが
でる。そしてこの状態で所定の厚さまで研磨しようとす
ると、シリコン多結晶層（４０がでこぼこであり、その
表面が全体的に傾むいている為、第５（ｖ）に示すよう
に基板全体がななめに研磨されてしまい、ウェーハの一
方の周縁部では絶縁分離島領域６Ｃの深さが浅くなり、
他方では深くなってしまう。このように、従来の製造方
法においては絶縁分離島領域ｔ５Ｇの深さのバラツキが
起こるという欠点を有していた。そのために、これら島
領域６０に形成される半導体素子相互の特性にバラツキ
を生じ、−枚のウェーハから良品として得られる半導体
素子の数が制限されてしまい歩留りの低下をまねいてい
た。
せると、そのウェーハ周縁部においては均一な成長が得
られず中央部以上に成長し層が厚くなったり、また成長
が他よりおそくなり層が薄く々ったりする。例えば第５
図（１ｖ）に示したように、図面左側で薄く右側で厚く
なるようにシリコン多結晶層（４０の厚さのバラツキが
でる。そしてこの状態で所定の厚さまで研磨しようとす
ると、シリコン多結晶層（４０がでこぼこであり、その
表面が全体的に傾むいている為、第５（ｖ）に示すよう
に基板全体がななめに研磨されてしまい、ウェーハの一
方の周縁部では絶縁分離島領域６Ｃの深さが浅くなり、
他方では深くなってしまう。このように、従来の製造方
法においては絶縁分離島領域ｔ５Ｇの深さのバラツキが
起こるという欠点を有していた。そのために、これら島
領域６０に形成される半導体素子相互の特性にバラツキ
を生じ、−枚のウェーハから良品として得られる半導体
素子の数が制限されてしまい歩留りの低下をまねいてい
た。
本発明は以上のような点に鑑みてなされたものであり、
その目的は絶縁分離島領域の深さが均一で、歩留りの向
上を計ることのできる半導体装置の製造方法を提供する
ところにある。
その目的は絶縁分離島領域の深さが均一で、歩留りの向
上を計ることのできる半導体装置の製造方法を提供する
ところにある。
（課題を解決するための手段）
本発明は半導体装置の製造方法において、エツチングに
よｈ単結晶シリコンウェーハに絶縁分離溝を形成する際
に、ウェーハ周縁部に枠状部分を有するマスクを形成し
てこのウェーハ周縁部には絶縁分離溝を形成させないよ
うにしたことを第１の特徴とする。
よｈ単結晶シリコンウェーハに絶縁分離溝を形成する際
に、ウェーハ周縁部に枠状部分を有するマスクを形成し
てこのウェーハ周縁部には絶縁分離溝を形成させないよ
うにしたことを第１の特徴とする。
（作用）
以上のような本発明の製造方法によれば、つェーハ周縁
部には絶縁分離溝を形成しないために、前記ウェーハ周
縁部における加工時のくずれを防止でき、シリコン多結
晶層を成長させた時の異常成長を抑制し、その厚さの均
一性を得ることができる。
部には絶縁分離溝を形成しないために、前記ウェーハ周
縁部における加工時のくずれを防止でき、シリコン多結
晶層を成長させた時の異常成長を抑制し、その厚さの均
一性を得ることができる。
（実施例）
第１図および第２図は本発明の一実施例を示すものであ
る。第１図は分離溝形成のためのマスクパターン状態を
示す平面図であり、第２図はこの実施例における半導体
装置の製造工種を示す工程図である。まず第２図（＋）
に示すようにシリコン単結晶ウェーハαＣの上表面及び
側面にシリコン酸化膜■を形成し、同図（１）に示すよ
うに写真蝕刻法によりパターニングを行なって第１図に
示すよう１こ、ウェーハαＯの周縁に沿う所定幅の枠部
分Ｃυ及びその内側の網目部分（２つを残存させウェー
ハαＯの表面を網状に露出させる。
る。第１図は分離溝形成のためのマスクパターン状態を
示す平面図であり、第２図はこの実施例における半導体
装置の製造工種を示す工程図である。まず第２図（＋）
に示すようにシリコン単結晶ウェーハαＣの上表面及び
側面にシリコン酸化膜■を形成し、同図（１）に示すよ
うに写真蝕刻法によりパターニングを行なって第１図に
示すよう１こ、ウェーハαＯの周縁に沿う所定幅の枠部
分Ｃυ及びその内側の網目部分（２つを残存させウェー
ハαＯの表面を網状に露出させる。
次に前記酸化膜の枠部分Ｑυ及び網目部分（２）をマス
クとして用い、ウェーハＱｌ）の前記網状の露出面に同
図（＋ｌｌ）の如く異方性エツチングを行ない網状の分
離溝間を形成する。この時のシリコン酸化膜ｍ、 ｅ！
１）、 ＠は５０００に程度の熱酸化膜であれば充分で
あり、分離溝（至）のエツチングでは水酸化カリウム、
純水、イソプロピルアルコール等を組成とするアルカリ
系エツチング液を用い、液温は８０℃程度である。そし
てエツチング速度はほぼ１μ壺券である。次いで同図（
１ｖ）のごとく形成した分離溝（至）の表面上に絶縁分
離膜としてシリコン酸化膜（ハ）を被着させ、これら酸
化膜ａ１）、 ■、 （２３上に同図（Ｙ）に示されて
いるように、シリコン塩化物等の気相成長反応によって
支持体重となるシリコン多結晶層６０を形成する。そし
てシリコン多結晶層ＧｌＯを同図（Ｖ）のｃ−ｃ’で示
した位置まで研磨し、このＣ−Ｃ′に沿うシリコン多結
晶層（４０の平坦面を基準にして同様に反対のウェーハ
αＣ側をｄ−ｄ／で示した位置まで研磨して、同図（ｖ
ｌ）に示されているように絶縁分離島領域ｌ！５１を有
する誘電体絶縁分離基板を作る。そして同図（■１）に
おいて点線で示した所より外側の部分（５１）は補強の
役目をする残存部分であり、素子として使わずその内側
にある絶縁分離島領域■に不純物拡散などを行なって、
ダイオードあるいはトランジスタ々どの半導体素子を絶
縁分離島領域図に形成する。また前記半導体素子は１単
位あるいは複数単位で分離溝に沿って多結晶層顛を分割
して誘電体絶縁分離基板から取り出される。
クとして用い、ウェーハＱｌ）の前記網状の露出面に同
図（＋ｌｌ）の如く異方性エツチングを行ない網状の分
離溝間を形成する。この時のシリコン酸化膜ｍ、 ｅ！
１）、 ＠は５０００に程度の熱酸化膜であれば充分で
あり、分離溝（至）のエツチングでは水酸化カリウム、
純水、イソプロピルアルコール等を組成とするアルカリ
系エツチング液を用い、液温は８０℃程度である。そし
てエツチング速度はほぼ１μ壺券である。次いで同図（
１ｖ）のごとく形成した分離溝（至）の表面上に絶縁分
離膜としてシリコン酸化膜（ハ）を被着させ、これら酸
化膜ａ１）、 ■、 （２３上に同図（Ｙ）に示されて
いるように、シリコン塩化物等の気相成長反応によって
支持体重となるシリコン多結晶層６０を形成する。そし
てシリコン多結晶層ＧｌＯを同図（Ｖ）のｃ−ｃ’で示
した位置まで研磨し、このＣ−Ｃ′に沿うシリコン多結
晶層（４０の平坦面を基準にして同様に反対のウェーハ
αＣ側をｄ−ｄ／で示した位置まで研磨して、同図（ｖ
ｌ）に示されているように絶縁分離島領域ｌ！５１を有
する誘電体絶縁分離基板を作る。そして同図（■１）に
おいて点線で示した所より外側の部分（５１）は補強の
役目をする残存部分であり、素子として使わずその内側
にある絶縁分離島領域■に不純物拡散などを行なって、
ダイオードあるいはトランジスタ々どの半導体素子を絶
縁分離島領域図に形成する。また前記半導体素子は１単
位あるいは複数単位で分離溝に沿って多結晶層顛を分割
して誘電体絶縁分離基板から取り出される。
上述したように絶縁分離溝の形成時において、ウェーハ
周縁部分には枠状のシリコン酸化膜（社）を残してその
部分には分離溝（至）を形成しないことにより、ウェー
ハ周縁部における加工時のくずれを防止でき、そこにシ
リコン多結晶（４Ｇを成長させた時の異常成長を抑制す
ることができる。そのため深さの均一な絶縁分離島領域
図をもった誘電体絶縁分離基板を製造することができ、
特性の揃った半導体素子を得、素子製造が高歩留である
。
周縁部分には枠状のシリコン酸化膜（社）を残してその
部分には分離溝（至）を形成しないことにより、ウェー
ハ周縁部における加工時のくずれを防止でき、そこにシ
リコン多結晶（４Ｇを成長させた時の異常成長を抑制す
ることができる。そのため深さの均一な絶縁分離島領域
図をもった誘電体絶縁分離基板を製造することができ、
特性の揃った半導体素子を得、素子製造が高歩留である
。
第３図は本発明の他の実施例を示すものであり同図（１
）〜（ｖｌ）順次参照しつつ説明する。まず同図（１）
で示したような周囲にシリコン酸化膜■を成長させたシ
リコンウェーハ（１０を２枚かさね、これらを２時間程
度で１１００℃の熱を加えることにより同図（Ｉ）に示
したようにはりあわせる。次に同図（Ｉｌｌ）に示すよ
うに周囲の酸化膜間をエツチングにより除去し、上方の
シリコンウェーハｅｌｌを所定の厚さまで研磨して酸化
膜（至）を介して接着された接着ウェーハを形成する。
）〜（ｖｌ）順次参照しつつ説明する。まず同図（１）
で示したような周囲にシリコン酸化膜■を成長させたシ
リコンウェーハ（１０を２枚かさね、これらを２時間程
度で１１００℃の熱を加えることにより同図（Ｉ）に示
したようにはりあわせる。次に同図（Ｉｌｌ）に示すよ
うに周囲の酸化膜間をエツチングにより除去し、上方の
シリコンウェーハｅｌｌを所定の厚さまで研磨して酸化
膜（至）を介して接着された接着ウェーハを形成する。
次に前記第１の実施例と同様に同図（１ｖ）の如くシリ
コン酸化膜の枠部分１２１）及び網目部分器からなるマ
スクを形成し、このマスクを用いて同図（Ｖ）で示した
ように、エツチングにより絶縁分離溝（至）を形成する
。この時のエツチングは絶縁分離溝（至）がウェーハ中
央部の酸化膜間に達する深さまで行ない、複数の絶縁分
離島領域６Ｇが形成されるようにする。そして同図（Ｖ
ｌ）に示したように分離溝（１）の表面にも酸化膜＠を
成長させ、その上に同図（ｖｌｌ）で示す通りシリコン
多結晶層（１０を被着させる。次に下方のウェー−劉１
の底面である研磨基準面（６０）を基準としてｅ−ｅ’
の位置までシリコン多結晶層側から研磨を進行させれば
、同図（ｖｌｌ）で示したような複数の絶縁分離島領域
５Ｇを有する誘電体絶縁分離基板を製造することができ
る。
コン酸化膜の枠部分１２１）及び網目部分器からなるマ
スクを形成し、このマスクを用いて同図（Ｖ）で示した
ように、エツチングにより絶縁分離溝（至）を形成する
。この時のエツチングは絶縁分離溝（至）がウェーハ中
央部の酸化膜間に達する深さまで行ない、複数の絶縁分
離島領域６Ｇが形成されるようにする。そして同図（Ｖ
ｌ）に示したように分離溝（１）の表面にも酸化膜＠を
成長させ、その上に同図（ｖｌｌ）で示す通りシリコン
多結晶層（１０を被着させる。次に下方のウェー−劉１
の底面である研磨基準面（６０）を基準としてｅ−ｅ’
の位置までシリコン多結晶層側から研磨を進行させれば
、同図（ｖｌｌ）で示したような複数の絶縁分離島領域
５Ｇを有する誘電体絶縁分離基板を製造することができ
る。
本実施例においては、研磨基準面（６０）が単結晶シリ
コン面で平坦であり、絶縁分離島領域（至）の深さは第
３図（Ｉｎ）の工程において上方の単結晶ウェー・・α
Ｑを研磨することによ抄簡単に決定することができるの
で、さらに絶縁分離島領域（至）の深さの均一性は高精
度である。また研磨の工程において使用するラッピング
マシンの砥石とその支持体との関係では砥石の面はある
程度傾斜の修正ができるようになっておし、かたい所に
あたれば傾斜の修正ができ、やわらかい所にあたれば修
正せずに進むことがあるので、第３図（ｖｌｌ）に示さ
れるｅ −ｅ ’までの研磨時に研磨の進行が傾いて進
んでいったとしても、シリコン酸化膜１２１）はシリコ
ン多結晶（４１よりもかたいので、研磨の砥石が酸化膜
２１）にあたった時に傾向きが平坦となるように修正さ
れる。
コン面で平坦であり、絶縁分離島領域（至）の深さは第
３図（Ｉｎ）の工程において上方の単結晶ウェー・・α
Ｑを研磨することによ抄簡単に決定することができるの
で、さらに絶縁分離島領域（至）の深さの均一性は高精
度である。また研磨の工程において使用するラッピング
マシンの砥石とその支持体との関係では砥石の面はある
程度傾斜の修正ができるようになっておし、かたい所に
あたれば傾斜の修正ができ、やわらかい所にあたれば修
正せずに進むことがあるので、第３図（ｖｌｌ）に示さ
れるｅ −ｅ ’までの研磨時に研磨の進行が傾いて進
んでいったとしても、シリコン酸化膜１２１）はシリコ
ン多結晶（４１よりもかたいので、研磨の砥石が酸化膜
２１）にあたった時に傾向きが平坦となるように修正さ
れる。
それにより全体的に均−力研磨が可能であり絶縁分離島
領域（至）の製造歩留が向上する。
領域（至）の製造歩留が向上する。
本発明は以上のように、絶縁分離溝の形成時においてウ
ェーハ周縁部分には枠状の絶縁膜を残しその部分には分
離溝を形成しないことにより、ウェーハ周縁部における
加工時のくずれを防止でき、その上にシリコン多結晶を
成長させた時の異常成長を抑制することができるので、
研磨工程上において生じる絶縁分離半導体島領域の深さ
の不均一をなくシ、特性のそろった半導体素子を歩留り
よく製造することができる。
ェーハ周縁部分には枠状の絶縁膜を残しその部分には分
離溝を形成しないことにより、ウェーハ周縁部における
加工時のくずれを防止でき、その上にシリコン多結晶を
成長させた時の異常成長を抑制することができるので、
研磨工程上において生じる絶縁分離半導体島領域の深さ
の不均一をなくシ、特性のそろった半導体素子を歩留り
よく製造することができる。
第１図は本発明における分離溝形成のためのマスクパタ
ーン状態を示す平面図２第２図は本発明の一実施例の半
導体装置の製造工程を示す工程図。 第３図は本発明の他の実施例の半導体装置の製造工程を
示す工程図、第４図は従来の分離溝形成のためのマスク
パターン状態を示す平面図、第５図は従来の半導体装置
の製造工程を示す工程図である。 １０・・・単結晶シリコンウェーハ ２０．２３・・・シリコン酸化膜 ２１・・・マスクの枠状部分 ２２・・・マスクの網目部分 ３０・・・分離溝 ４０・・・シリコン多結晶層
５０・・・絶縁分離島領域 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１０ 、−２０’／″′°′醗０膜 Ｐ＝＝＝１９ＩＯ （ｉｉ’＋）”持扶部今 第２８ ４０シリコン弥糸８：＠眉 ／ ＜■）−Ｔ。 （ｖｉ） 第２図 （ｉｉｉ ） 第３図 （Ｖ） （ｖｌ） １ノ （ｖｉ’＋ ） （ｖｊｉｊ） 第３図 ｆｉ４ ｒＡ （ｊｌ） （１’＋ｉ） 第５図 〜／″′ｖ （Ｖ） 第５図
ーン状態を示す平面図２第２図は本発明の一実施例の半
導体装置の製造工程を示す工程図。 第３図は本発明の他の実施例の半導体装置の製造工程を
示す工程図、第４図は従来の分離溝形成のためのマスク
パターン状態を示す平面図、第５図は従来の半導体装置
の製造工程を示す工程図である。 １０・・・単結晶シリコンウェーハ ２０．２３・・・シリコン酸化膜 ２１・・・マスクの枠状部分 ２２・・・マスクの網目部分 ３０・・・分離溝 ４０・・・シリコン多結晶層
５０・・・絶縁分離島領域 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１０ 、−２０’／″′°′醗０膜 Ｐ＝＝＝１９ＩＯ （ｉｉ’＋）”持扶部今 第２８ ４０シリコン弥糸８：＠眉 ／ ＜■）−Ｔ。 （ｖｉ） 第２図 （ｉｉｉ ） 第３図 （Ｖ） （ｖｌ） １ノ （ｖｉ’＋ ） （ｖｊｉｊ） 第３図 ｆｉ４ ｒＡ （ｊｌ） （１’＋ｉ） 第５図 〜／″′ｖ （Ｖ） 第５図
Claims (3)
- （１）単結晶半導体ウェーハを準備する工程と、上記ウ
ェーハ表面上に、周縁に沿うような所定幅の枠部分及び
枠の内側に整列された複数の網目部分を有するマスクを
形成して、ウェーハ表面を網状に露出させる工程と、そ
の網状露出面にエッチングを施してウェーハ周縁に枠状
部分を残存させてその内側に網状の分離溝を形成する工
程と、ウェーハ表面および分離溝表面に絶縁膜を形成す
る工程と、上記絶縁膜上に多結晶半導体層を形成する工
程と、上記多結晶半導体側およびウェーハ側の少なくと
も一方側から研磨を進行させて、上記網状分離溝により
区画された網目状の複数の単結晶半導体島領域を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。 - （２）第１および第２の単結晶半導体ウェーハを第１の
絶縁膜を介してはり合わせる工程と、上記第１の単結晶
半導体ウェーハを所定の厚さまで研磨する工程と、上記
第１の半導体単結晶ウェーハの表面上に周縁に沿うよう
な所定幅の枠部分及び枠の内側に整列された複数の細目
部分を有するマスクを形成して第１のウェーハの表面を
網状に露出させる工程と、その網状露出面に上記第１の
絶縁膜の深さまでエッチングを施してウェーハ周縁に枠
状部分を残存させると共に第１のウェーハを網目状の複
数の島領域に分離させるように、網状の分離溝を形成す
る工程と、前記分離溝の表面に第２の絶縁膜を形成する
工程と、この第２の絶縁膜の上に多結晶半導体層を形成
する工程と、上記多結晶半導体層側から研磨を進行させ
、上記単結晶半導体島領域を露出させる工程とを具備し
たことを特徴とする半導体装置の製造方法。 - （３）上記複数の島領域に夫々半導体素子を形成する工
程と、これら島領域を１単位ごとにまたは複数単位ごと
にウェーハから半導体素子を分割して取り出す工程とを
具備してなる特許請求の範囲第１項または第２項記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009609A JPH01185935A (ja) | 1988-01-21 | 1988-01-21 | 半導体装置の製造方法 |
| US07/293,283 US4962056A (en) | 1988-01-21 | 1989-01-04 | Method of manufacturing from a semiconductor wafer a dielectric substrate including mutually insulated and separated island regions, and a method of manufacturing semiconductor elements from the dielectric substrate |
| KR1019890000640A KR910010222B1 (ko) | 1988-01-21 | 1989-01-21 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009609A JPH01185935A (ja) | 1988-01-21 | 1988-01-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185935A true JPH01185935A (ja) | 1989-07-25 |
Family
ID=11725039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009609A Pending JPH01185935A (ja) | 1988-01-21 | 1988-01-21 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4962056A (ja) |
| JP (1) | JPH01185935A (ja) |
| KR (1) | KR910010222B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH046875A (ja) * | 1990-04-24 | 1992-01-10 | Mitsubishi Materials Corp | シリコンウェーハ |
| US6242337B1 (en) | 1997-10-08 | 2001-06-05 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| CN112868088A (zh) * | 2018-11-08 | 2021-05-28 | Soitec公司 | 用于共同制造多个半导体结构的方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366924A (en) * | 1992-03-16 | 1994-11-22 | At&T Bell Laboratories | Method of manufacturing an integrated circuit including planarizing a wafer |
| DE19613561C2 (de) * | 1996-04-04 | 2002-04-11 | Micronas Gmbh | Verfahren zum Vereinzeln von in einem Körper miteinander verbundenen, elektrisch getesteten elektronischen Elementen |
| US6291315B1 (en) * | 1996-07-11 | 2001-09-18 | Denso Corporation | Method for etching trench in manufacturing semiconductor devices |
| JPH10233375A (ja) * | 1997-02-19 | 1998-09-02 | Sony Corp | 被加工物の表面加工方法及び半導体薄層の形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110788A (ja) * | 1974-02-08 | 1975-09-01 | ||
| JPS53114361A (en) * | 1977-03-16 | 1978-10-05 | Hitachi Ltd | Insulating separation substrate |
| JPS5980940A (ja) * | 1982-11-01 | 1984-05-10 | Oki Electric Ind Co Ltd | 絶縁物分離基板の製造方法 |
| JPS61144840A (ja) * | 1984-12-19 | 1986-07-02 | Toshiba Corp | 絶縁物分離型半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57114251A (en) * | 1981-01-07 | 1982-07-16 | Toshiba Corp | Manufacture of semiconductor device |
| US4501060A (en) * | 1983-01-24 | 1985-02-26 | At&T Bell Laboratories | Dielectrically isolated semiconductor devices |
| KR850004178A (ko) * | 1983-11-30 | 1985-07-01 | 야마모도 다꾸마 | 유전체 분리형 집적회로 장치의 제조방법 |
| DE3583183D1 (de) * | 1984-05-09 | 1991-07-18 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines halbleitersubstrates. |
| JPS62176142A (ja) * | 1986-01-29 | 1987-08-01 | Toko Inc | 誘電体分離基板の製造方法 |
| US4851078A (en) * | 1987-06-29 | 1989-07-25 | Harris Corporation | Dielectric isolation process using double wafer bonding |
-
1988
- 1988-01-21 JP JP63009609A patent/JPH01185935A/ja active Pending
-
1989
- 1989-01-04 US US07/293,283 patent/US4962056A/en not_active Expired - Lifetime
- 1989-01-21 KR KR1019890000640A patent/KR910010222B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110788A (ja) * | 1974-02-08 | 1975-09-01 | ||
| JPS53114361A (en) * | 1977-03-16 | 1978-10-05 | Hitachi Ltd | Insulating separation substrate |
| JPS5980940A (ja) * | 1982-11-01 | 1984-05-10 | Oki Electric Ind Co Ltd | 絶縁物分離基板の製造方法 |
| JPS61144840A (ja) * | 1984-12-19 | 1986-07-02 | Toshiba Corp | 絶縁物分離型半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH046875A (ja) * | 1990-04-24 | 1992-01-10 | Mitsubishi Materials Corp | シリコンウェーハ |
| US6242337B1 (en) | 1997-10-08 | 2001-06-05 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| CN112868088A (zh) * | 2018-11-08 | 2021-05-28 | Soitec公司 | 用于共同制造多个半导体结构的方法 |
| US11876073B2 (en) | 2018-11-08 | 2024-01-16 | Soitec | Process for collectively fabricating a plurality of semiconductor structures |
| CN112868088B (zh) * | 2018-11-08 | 2024-04-16 | Soitec公司 | 用于共同制造多个半导体结构的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010222B1 (ko) | 1991-12-21 |
| KR890012368A (ko) | 1989-08-26 |
| US4962056A (en) | 1990-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1206308A (en) | Method of making semiconductor wafer | |
| JPH01185935A (ja) | 半導体装置の製造方法 | |
| US3419956A (en) | Technique for obtaining isolated integrated circuits | |
| KR930008861B1 (ko) | 단결정 실리콘 기판상에 화합물 반도체층이 형성된 기판의 제조방법 | |
| JP2561735B2 (ja) | 液晶表示装置の製造方法 | |
| JPH01184927A (ja) | 大面積半導体基板の製造方法 | |
| JP3160966B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH10256200A (ja) | 半導体基板およびその製造方法 | |
| JP2681420B2 (ja) | 誘電体基板の製造方法 | |
| JPH11214368A (ja) | ウェーハの平坦化方法とその装置 | |
| JPS5840337B2 (ja) | 半導体集積回路の製造方法 | |
| TW202347481A (zh) | 用於製作在一底材上包含至少兩個晶片之結構的方法 | |
| JPH04307735A (ja) | 半導体装置の製造方法 | |
| JPS5821854A (ja) | 半導体回路素子 | |
| JPH02260442A (ja) | 誘電体分離型半導体基板 | |
| JPH08111409A (ja) | 半導体装置の製法 | |
| JPS62214624A (ja) | 半導体装置の製造方法 | |
| JPH08222625A (ja) | 誘電体分離基板の製造方法 | |
| JPS61184845A (ja) | 相補型絶縁物分離基板の製造方法 | |
| JPS60117751A (ja) | 半導体集積回路装置の製造法 | |
| JP2674743B2 (ja) | 半導体装置 | |
| JPS61285754A (ja) | 半導体装置の製造方法 | |
| JPH07142569A (ja) | 半導体装置及びその製造方法 | |
| JPS62124753A (ja) | 絶縁層分離基板の製法 | |
| JPS5815935B2 (ja) | ハンドウタイソウチノセイゾウホウホウ |