JPS62176142A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPS62176142A JPS62176142A JP61017172A JP1717286A JPS62176142A JP S62176142 A JPS62176142 A JP S62176142A JP 61017172 A JP61017172 A JP 61017172A JP 1717286 A JP1717286 A JP 1717286A JP S62176142 A JPS62176142 A JP S62176142A
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Links
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Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＳｉＯ２などの絶縁層で分離された単結晶半
導体の島を有する誘電体分離基本、の製造方法に係るも
ので、特にそのだめの溝の形成方法に関するものである
。そして、この溝を研磨状態の測定とマスクアラインメ
ントに用いることができるようにした誘電体分離基板の
製造方法を提供するものである。
導体の島を有する誘電体分離基本、の製造方法に係るも
ので、特にそのだめの溝の形成方法に関するものである
。そして、この溝を研磨状態の測定とマスクアラインメ
ントに用いることができるようにした誘電体分離基板の
製造方法を提供するものである。
半導体集積回路において、素子間の分離をよシ完全に行
うために、誘電体分離技術を利用することが多くなりつ
つある。これによって、各素子間で影響が生じないよう
にするもので、高速のオペアンプ類などで多く用いられ
ている。
うために、誘電体分離技術を利用することが多くなりつ
つある。これによって、各素子間で影響が生じないよう
にするもので、高速のオペアンプ類などで多く用いられ
ている。
このような誘電体分離基板にも幾つかの種類があるが、
最も一般的に用いられているのは異方性エツチングによ
り単結晶半導体に■字形の溝を形成し、５ｉＯｚの誘電
体嘆によって絶縁分離し、多結晶半導体層によって支持
する構造の誘電体分離基板である。
最も一般的に用いられているのは異方性エツチングによ
り単結晶半導体に■字形の溝を形成し、５ｉＯｚの誘電
体嘆によって絶縁分離し、多結晶半導体層によって支持
する構造の誘電体分離基板である。
以下、第４凶に従って、その誘電体分離基板の製造方法
について説明する。単結晶半導体基本４０の一表面にレ
ジスト模を形成する（Ａ）。
について説明する。単結晶半導体基本４０の一表面にレ
ジスト模を形成する（Ａ）。
この表面をエツチング液によって腐食するが、結晶面を
適当に選択すると、■字形の溝４２が形成される（Ｂ）
。このＶ字形の溝４２の形成された単結晶半導体基本４
０の表面に５ｉ０２の絶縁膜４３を形成する（Ｃ）。こ
の絶縁膜４３の表面上にシリコンを成長させるが、表面
がＳ Ｌ Ｏ２の絶Ｒ＠４３で覆われているので、多結
晶シリコン４４が成長する（Ｄ）。単結晶半導体基体４
０を多結晶シリコン４４が形成された面の裏面から研磨
して、単結晶半導体の島４０′がそれぞれ分離されて形
成される（Ｅ）。
適当に選択すると、■字形の溝４２が形成される（Ｂ）
。このＶ字形の溝４２の形成された単結晶半導体基本４
０の表面に５ｉ０２の絶縁膜４３を形成する（Ｃ）。こ
の絶縁膜４３の表面上にシリコンを成長させるが、表面
がＳ Ｌ Ｏ２の絶Ｒ＠４３で覆われているので、多結
晶シリコン４４が成長する（Ｄ）。単結晶半導体基体４
０を多結晶シリコン４４が形成された面の裏面から研磨
して、単結晶半導体の島４０′がそれぞれ分離されて形
成される（Ｅ）。
上記のような誘電体分離基板の製造方ｍにおいては、研
磨の工程における厚み及び傾きによって良否が決定され
る。したがって、厚み及び傾きＫついて正確に判定しな
がら研磨する必要がメジ。
磨の工程における厚み及び傾きによって良否が決定され
る。したがって、厚み及び傾きＫついて正確に判定しな
がら研磨する必要がメジ。
作業の工数及びコストの面だけでなく歩留の点でも大き
な障害となっている。
な障害となっている。
このような判定をするためＫ、特公昭４９−４１９５６
号公報などに示された例では溝をマークとして利用する
ことを提案しているが、研磨の厚みと傾きの双方を明確
に判定することは容易ではない。
号公報などに示された例では溝をマークとして利用する
ことを提案しているが、研磨の厚みと傾きの双方を明確
に判定することは容易ではない。
本発明は、上記のような開扉を解決して、研磨の厚み（
深さ）と傾きを正確かつ明瞭に識別するためのマークを
形成することを目的とするもので、それによって研磨の
良否の判定を容易にしようとするものである。
深さ）と傾きを正確かつ明瞭に識別するためのマークを
形成することを目的とするもので、それによって研磨の
良否の判定を容易にしようとするものである。
また、このマークを後の拡散工程におけるマスクアライ
ンメントとして利用できるようにし、それによってマス
クアラインメントの精度を上げようとするものである。
ンメントとして利用できるようにし、それによってマス
クアラインメントの精度を上げようとするものである。
本発明は、マークとして形成する溝を適切に配置してこ
の結果できる十文字に配置された多結晶シリコ／の露出
するパターンを得ることによって上記の目的を達成する
ものである。
の結果できる十文字に配置された多結晶シリコ／の露出
するパターンを得ることによって上記の目的を達成する
ものである。
すなわち、絶縁層によって分離された単結晶半導体の島
を有する誘電体分離基板の製造方法において、単結晶半
導体基板の一表面のスクライブ領域に十文字に配置され
、中心部から順次浅くなるように複数の分離した溝を中
′心に対して対称に形成し、当該表面上に絶縁層を形成
し、当該表面の該絶縁層上に多結晶半導体層を形成し、
当該表面の裏面から該単結晶半導体基板を研磨して該絶
縁層で分離された単結晶半導体の島を形成することに特
徴を有するものでおる。
を有する誘電体分離基板の製造方法において、単結晶半
導体基板の一表面のスクライブ領域に十文字に配置され
、中心部から順次浅くなるように複数の分離した溝を中
′心に対して対称に形成し、当該表面上に絶縁層を形成
し、当該表面の該絶縁層上に多結晶半導体層を形成し、
当該表面の裏面から該単結晶半導体基板を研磨して該絶
縁層で分離された単結晶半導体の島を形成することに特
徴を有するものでおる。
本発明による誘電体分離基板の製造方法においては、集
積回路チップとなる単結晶半導体の島を形成するのと同
時に、ウェハのスクライブ領域に研磨用のマークを形成
する。それらは同じ処理によって形成され、エツチング
によって形成される溝の形状、深さが異なるのみである
。したがって、以下の説明において、単結晶シリコ／の
島の形成方法については触れない。
積回路チップとなる単結晶半導体の島を形成するのと同
時に、ウェハのスクライブ領域に研磨用のマークを形成
する。それらは同じ処理によって形成され、エツチング
によって形成される溝の形状、深さが異なるのみである
。したがって、以下の説明において、単結晶シリコ／の
島の形成方法については触れない。
以下、図面を参照して、本発明の実施列について説明す
る。
る。
第２図は本発明の実施例における溝の形成方法を示す平
（３）図である。単結晶半導体基板２０のスクライブ領
域となる部分に十文字に溝２２を配置する。溝２２は中
心すなわち十文字の交点を最も大きく形成し、そこから
離れるに従って小さく形成する。これによって溝２２の
深さも中心が深く、そこから離れるに従って徐々に浅く
なる。
（３）図である。単結晶半導体基板２０のスクライブ領
域となる部分に十文字に溝２２を配置する。溝２２は中
心すなわち十文字の交点を最も大きく形成し、そこから
離れるに従って小さく形成する。これによって溝２２の
深さも中心が深く、そこから離れるに従って徐々に浅く
なる。
ここの重要なことは溝２２が中心に対して対称に間隔、
寸法を設定しなければならないことである。図の左右の
パターン、上下のパターンが線対称になるように形成す
ることが１安となる。但し。
寸法を設定しなければならないことである。図の左右の
パターン、上下のパターンが線対称になるように形成す
ることが１安となる。但し。
左右のパターンと上下のパターンは必ずしも同じにしな
くても良い。
くても良い。
上記のような溝はスクライブの線の交点にすべて配置す
る必要はなく、後の工程において使用するマスクに応じ
て一定の数のチップ毎に形成するようにすれば良い。最
低数としては４ケ所に形成し、それらが−直線に並らば
ないように配置する必要がある。
る必要はなく、後の工程において使用するマスクに応じ
て一定の数のチップ毎に形成するようにすれば良い。最
低数としては４ケ所に形成し、それらが−直線に並らば
ないように配置する必要がある。
このようにして溝２２が配置され九ウェハを前記のよう
に処理して単結晶半導体基板を研磨すると、基板表面に
は第１図のように二酸化シリコンの絶に＠１３によって
囲まれた多結晶シリコン１４が露出する。これは単結晶
シリコンに形成した溝のパターンに応じて現れるもので
、その深さに応じて中心から徐々に現れてくる。そして
削るに従ってその面積が大きくなる。
に処理して単結晶半導体基板を研磨すると、基板表面に
は第１図のように二酸化シリコンの絶に＠１３によって
囲まれた多結晶シリコン１４が露出する。これは単結晶
シリコンに形成した溝のパターンに応じて現れるもので
、その深さに応じて中心から徐々に現れてくる。そして
削るに従ってその面積が大きくなる。
単結晶シリコン基板を研磨する際にこの多結晶シリコン
のパターンを確認しながら作業を進める。
のパターンを確認しながら作業を進める。
溝の深さを一定の値ずつ変えておけば研磨の厚さを測定
できる。これらの溝を作業のマーカーとして所定のパタ
ーンが現れた場合に適正な研磨量としたシ、作業中止の
指示とすることなどができる。
できる。これらの溝を作業のマーカーとして所定のパタ
ーンが現れた場合に適正な研磨量としたシ、作業中止の
指示とすることなどができる。
このような多結晶シリコンのパターンはウエノ１に複数
個現れることになるので、それらを比較すれば研磨の傾
きの状態を判別することができる。
個現れることになるので、それらを比較すれば研磨の傾
きの状態を判別することができる。
すなわち、すべてのパターンが同じように現れた場合に
は水平に研磨されていることになるし、差がある場合に
は傾いていることを示すことになる。
は水平に研磨されていることになるし、差がある場合に
は傾いていることを示すことになる。
上記の十文字の多結晶シリコンのパターンは、後の工程
におけるマスクアラインメントとして利用することがで
きる。十文字のパターンでメジ、かつ端部は幅の狭いパ
ターンとなるので、アラインメントの精度は上げること
ができる。
におけるマスクアラインメントとして利用することがで
きる。十文字のパターンでメジ、かつ端部は幅の狭いパ
ターンとなるので、アラインメントの精度は上げること
ができる。
なお、第３図のように、長方形の溝３２を形成したシ、
左右と上下のパターンを異ならせるようにしても良い。
左右と上下のパターンを異ならせるようにしても良い。
本発明によれば、研磨の厚み（深さ）をデジタル的に目
視することができ、適正な研磨量を得ることが容易とな
る。
視することができ、適正な研磨量を得ることが容易とな
る。
また、それぞれのバター／からも、また離間した複数の
パターンを比較することにより、研磨の傾きの状態を容
易に識別できるようになシ、またパターン間の距離と状
態からその値を計算することも可能となる。
パターンを比較することにより、研磨の傾きの状態を容
易に識別できるようになシ、またパターン間の距離と状
態からその値を計算することも可能となる。
更に、基板表面のアラインメントマークを兼ねることが
できるので、アライメントの精度の向上も可能となる。
できるので、アライメントの精度の向上も可能となる。
またスクライブライン上の大きな領域をとれるので精度
の向上が容易となる。
の向上が容易となる。
第１図は本発明の実施列を示す斜視図、第２図、第６図
は同じく平面図、第４図は誘電体分離基板の製造方法を
示す正面断面図である。
は同じく平面図、第４図は誘電体分離基板の製造方法を
示す正面断面図である。
Claims (1)
- 絶縁層によつて分離された単結晶半導体の島を有する誘
電体分離基板の製造方法において、単結晶半導体基板の
一表面のスクライブ領域に十文字に配置され、中心部か
ら順次浅くなるように複数の分離した溝を中心に対して
対称に形成し、当該表面上に絶縁層を形成し、当該表面
の該絶縁層上に多結晶半導体層を形成し、当該表面の裏
面から該単結晶半導体基板を研磨して該絶縁層で分離さ
れた単結晶半導体の島を形成することを特徴とする誘電
体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017172A JPS62176142A (ja) | 1986-01-29 | 1986-01-29 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017172A JPS62176142A (ja) | 1986-01-29 | 1986-01-29 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62176142A true JPS62176142A (ja) | 1987-08-01 |
Family
ID=11936537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017172A Pending JPS62176142A (ja) | 1986-01-29 | 1986-01-29 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62176142A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4962056A (en) * | 1988-01-21 | 1990-10-09 | Kabushiki Kaishi Toshiba | Method of manufacturing from a semiconductor wafer a dielectric substrate including mutually insulated and separated island regions, and a method of manufacturing semiconductor elements from the dielectric substrate |
| JPH1126917A (ja) * | 1997-07-08 | 1999-01-29 | Matsushita Electric Ind Co Ltd | 基板のプラズマクリーニング装置およびプラズマクリーニング方法ならびに電子部品実装用基板 |
| US5941473A (en) * | 1995-07-25 | 1999-08-24 | Fuji Kikai Kogyo Co., Ltd. | Apparatus for winding up a strip of thin material |
-
1986
- 1986-01-29 JP JP61017172A patent/JPS62176142A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4962056A (en) * | 1988-01-21 | 1990-10-09 | Kabushiki Kaishi Toshiba | Method of manufacturing from a semiconductor wafer a dielectric substrate including mutually insulated and separated island regions, and a method of manufacturing semiconductor elements from the dielectric substrate |
| US5941473A (en) * | 1995-07-25 | 1999-08-24 | Fuji Kikai Kogyo Co., Ltd. | Apparatus for winding up a strip of thin material |
| JPH1126917A (ja) * | 1997-07-08 | 1999-01-29 | Matsushita Electric Ind Co Ltd | 基板のプラズマクリーニング装置およびプラズマクリーニング方法ならびに電子部品実装用基板 |
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