JPS60117751A - 半導体集積回路装置の製造法 - Google Patents
半導体集積回路装置の製造法Info
- Publication number
- JPS60117751A JPS60117751A JP22726283A JP22726283A JPS60117751A JP S60117751 A JPS60117751 A JP S60117751A JP 22726283 A JP22726283 A JP 22726283A JP 22726283 A JP22726283 A JP 22726283A JP S60117751 A JPS60117751 A JP S60117751A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- oxide film
- film
- isolation
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誘電体分離構造の半導体集積回路装置の製造法
に関する。
に関する。
従来技術
半導体集積回路の製造において、ｐｎ接合により累子間
分離を行った場合、分離用のｐｎ接合が寄生効果をもち
、適さない場合がある。よりすぐれた分離法の一つとし
て誘電体分離技術が古（から知られているが製造上の困
難から一部使用されているにすぎない。＄１図に従来の
誘電体分離基板の製造工程を示す。図Ａでｎ型シリコン
基板１に絶縁膜２を形成し、島領域形成予定部に絶縁膜
２を形成して島領域を区切るＶ溝を図Ｂのごとく異方性
エツチングにより形成し、図Ｃにおいて、ｎ十不純物を
拡散して拡散領域５を形成した後高圧酸化で素子（島領
域）分離用の厚い酸化膜４を形成し、図りにおいて表面
に支持体となるポリシリコン層６を成長する。その後口
Ｅで、基板１０反対面を■溝６に達する深さまで研摩除
去し、各島領域７が酸化膜４で分離された基板を得る。
分離を行った場合、分離用のｐｎ接合が寄生効果をもち
、適さない場合がある。よりすぐれた分離法の一つとし
て誘電体分離技術が古（から知られているが製造上の困
難から一部使用されているにすぎない。＄１図に従来の
誘電体分離基板の製造工程を示す。図Ａでｎ型シリコン
基板１に絶縁膜２を形成し、島領域形成予定部に絶縁膜
２を形成して島領域を区切るＶ溝を図Ｂのごとく異方性
エツチングにより形成し、図Ｃにおいて、ｎ十不純物を
拡散して拡散領域５を形成した後高圧酸化で素子（島領
域）分離用の厚い酸化膜４を形成し、図りにおいて表面
に支持体となるポリシリコン層６を成長する。その後口
Ｅで、基板１０反対面を■溝６に達する深さまで研摩除
去し、各島領域７が酸化膜４で分離された基板を得る。
以上の従来の製造工程において、厚いポリシリコンの支
持体の形成の前はウニ八全面にわたって分離用の厚い誘
電体（酸化膜４）が存在し、その上に支持体（厚いポリ
シリコンロ）を形成するのであるから、熱膨張係数の違
いによりウェハに反りが生じたり、ウニ八周辺に沿って
ポリシリコンのＸ常成長や粒状堆積など好ましからぬ現
象が生じ、その結果以後の工程を困難にしている。第２
図に示すように、サセプタ上にウェハ１を載置し、ポリ
シリコン層６を成長するとウェハ１の周辺に盛上り８や
キバ状部９等の異常成長が生ずる。第６図に、異常成長
の様子を拡大して示しており、異常成長部８，９は粗い
粒状堆積がみられ、時には１間径位の粒子になることも
あり、付潰力、１Δ、強くこすった時にポロボロ取れる
程度のものもある。第３図においてウェハ１の厚さ＆
＝ ４００μ位、ポリシリコン層６の厚さｂ ＝ ４０
０μ位、■溝６の深さｃ ＝ｆｌｌ＋μで、ウェハ１の
端面の異常成長の厚さｄ〜５００μ位、キバ状部９０幅
ｅり１１ｕＬ位である。
持体の形成の前はウニ八全面にわたって分離用の厚い誘
電体（酸化膜４）が存在し、その上に支持体（厚いポリ
シリコンロ）を形成するのであるから、熱膨張係数の違
いによりウェハに反りが生じたり、ウニ八周辺に沿って
ポリシリコンのＸ常成長や粒状堆積など好ましからぬ現
象が生じ、その結果以後の工程を困難にしている。第２
図に示すように、サセプタ上にウェハ１を載置し、ポリ
シリコン層６を成長するとウェハ１の周辺に盛上り８や
キバ状部９等の異常成長が生ずる。第６図に、異常成長
の様子を拡大して示しており、異常成長部８，９は粗い
粒状堆積がみられ、時には１間径位の粒子になることも
あり、付潰力、１Δ、強くこすった時にポロボロ取れる
程度のものもある。第３図においてウェハ１の厚さ＆
＝ ４００μ位、ポリシリコン層６の厚さｂ ＝ ４０
０μ位、■溝６の深さｃ ＝ｆｌｌ＋μで、ウェハ１の
端面の異常成長の厚さｄ〜５００μ位、キバ状部９０幅
ｅり１１ｕＬ位である。
このようなウェハを第１図Ｅのように反対面から研摩し
て、■溝乙に達するまで（第３図ではｆのレベルまで）
除去する際、研摩中に異常成長部８゜９の脆いポリシリ
コンが落ちてウェハ表面にスクラッチ傷Ｚ入れることに
なる。この対策として異常成長部８．９の脆いポリシリ
コンをあらかじめエツジグラインダで削ってからウニへ
の反対面を研摩することも考えられるが、第４図Ａに示
すように、先にエツジグラインダでラウンド面１０を得
、次にウェハ１を研摩すると第４図Ｂのように角１１が
ある基板形状となり、後工程に流すときウェハが欠は易
いのでまずい。なおエツジグラインダによるラウンド面
取りは、厚いポリシリコンロの成長によってサイズが大
きくなったウニへの径を後工程のために規格に揃えるた
めにも欠くことができない処理である。
て、■溝乙に達するまで（第３図ではｆのレベルまで）
除去する際、研摩中に異常成長部８゜９の脆いポリシリ
コンが落ちてウェハ表面にスクラッチ傷Ｚ入れることに
なる。この対策として異常成長部８．９の脆いポリシリ
コンをあらかじめエツジグラインダで削ってからウニへ
の反対面を研摩することも考えられるが、第４図Ａに示
すように、先にエツジグラインダでラウンド面１０を得
、次にウェハ１を研摩すると第４図Ｂのように角１１が
ある基板形状となり、後工程に流すときウェハが欠は易
いのでまずい。なおエツジグラインダによるラウンド面
取りは、厚いポリシリコンロの成長によってサイズが大
きくなったウニへの径を後工程のために規格に揃えるた
めにも欠くことができない処理である。
発明の目的
本発明は、誘電体分離基板を用いた半導体集積回路装置
の製造において、前記ポリシリコンの異常成長の問題を
解決し、後工程を容易にすることをその目的とするもの
である。 ゛ 発明の構成 本発明においては、第５図に示すごとく、１専電型の半
導体（Ｓｉ単結晶）ウニへの１面側に異方性エツチング
により島領域（素子形成領域）７を区切るようにＶ溝６
が形成され、さらに全面に分離用の誘電体膜４が形成さ
れた半導体ウェハ１の周囲の少なくとも面取り予定領域
の表面の、分離用の誘電体膜４を除去して半導体ウェハ
表面１３を露出する。その後支持体となるポリシリコン
を成長すると、誘電体膜４の上にはポリシリコン層６が
成長し、その周囲（ウニへの周囲）の半導体ウェハの露
出面の表面１３には単結晶化シリコン層１４が成長する
。本発明においてもウェハ１の周辺に沿った成長は、盛
り上り８′や凸部９′等が生ずるが、その程度は従来よ
り小さく、成長層は単結晶又はこれに近い単結晶化シリ
コン層１４として得られる。
の製造において、前記ポリシリコンの異常成長の問題を
解決し、後工程を容易にすることをその目的とするもの
である。 ゛ 発明の構成 本発明においては、第５図に示すごとく、１専電型の半
導体（Ｓｉ単結晶）ウニへの１面側に異方性エツチング
により島領域（素子形成領域）７を区切るようにＶ溝６
が形成され、さらに全面に分離用の誘電体膜４が形成さ
れた半導体ウェハ１の周囲の少なくとも面取り予定領域
の表面の、分離用の誘電体膜４を除去して半導体ウェハ
表面１３を露出する。その後支持体となるポリシリコン
を成長すると、誘電体膜４の上にはポリシリコン層６が
成長し、その周囲（ウニへの周囲）の半導体ウェハの露
出面の表面１３には単結晶化シリコン層１４が成長する
。本発明においてもウェハ１の周辺に沿った成長は、盛
り上り８′や凸部９′等が生ずるが、その程度は従来よ
り小さく、成長層は単結晶又はこれに近い単結晶化シリ
コン層１４として得られる。
従って、半導体ウェハ１の反対面よりｆのレベルまで研
摩する工程において（第１図Ｅに相当）従来のように脆
いポリシリコンが落ちてウェハに傷がつくようなことは
ない。そして、次に点線１０のようにラウンド面取りす
ることによって、ウェハサイズを規格に合わせ、かつ後
工程でのウェハの人けを防止できる誘電体分離基板を得
ることができる。ウェハ周囲が単結晶化シリコン（ラウ
ンド面取り後の部分１５）となっているので、周囲の強
度を増すことができる。第５図の構造において、通常半
導体ウェハ１の厚さ＆ ” ４００μ、ポリシリコンロ
の厚さｂ タ４００μ、Ｃ〜数十μ位であり、・ウェハ
端部の成長幅ｄ〜５００μ位、下方の凸部ｄ喀５００μ
位であり、ラウンド面取り幅ｇ ’ｋ ５００μ又はこ
″れ以上（少なくとも最初のウェハサイズまで削る）で
ある。
摩する工程において（第１図Ｅに相当）従来のように脆
いポリシリコンが落ちてウェハに傷がつくようなことは
ない。そして、次に点線１０のようにラウンド面取りす
ることによって、ウェハサイズを規格に合わせ、かつ後
工程でのウェハの人けを防止できる誘電体分離基板を得
ることができる。ウェハ周囲が単結晶化シリコン（ラウ
ンド面取り後の部分１５）となっているので、周囲の強
度を増すことができる。第５図の構造において、通常半
導体ウェハ１の厚さ＆ ” ４００μ、ポリシリコンロ
の厚さｂ タ４００μ、Ｃ〜数十μ位であり、・ウェハ
端部の成長幅ｄ〜５００μ位、下方の凸部ｄ喀５００μ
位であり、ラウンド面取り幅ｇ ’ｋ ５００μ又はこ
″れ以上（少なくとも最初のウェハサイズまで削る）で
ある。
本発明において、半導体ウェハ１の周辺の露出場合ポリ
シリコン堆積工程を経ると部分１６′上の単結晶化シリ
コン層によって得られる誘電体分離基 。
シリコン堆積工程を経ると部分１６′上の単結晶化シリ
コン層によって得られる誘電体分離基 。
板自体の強度も増強される。
発明の実施例
（第１の実施例）
第７図Ａ−Ｅの工程において、各部の番号（上第１図と
対応しており、図Ａ〜図Ｃは第１図と同様であり、図り
において、レジスト１７をパターニング形成し、露出す
べき周辺部以外をマスクし、酸化膜４をエツチングし、
図Ｅで、単結晶のシリコンウェハ１の露出面１５を形成
する。その後、ポリシリコン層の支持体を形成し、前記
と同様の工程により誘電体分離基板な得、常法により半
導集積回路装置を製造する。
対応しており、図Ａ〜図Ｃは第１図と同様であり、図り
において、レジスト１７をパターニング形成し、露出す
べき周辺部以外をマスクし、酸化膜４をエツチングし、
図Ｅで、単結晶のシリコンウェハ１の露出面１５を形成
する。その後、ポリシリコン層の支持体を形成し、前記
と同様の工程により誘電体分離基板な得、常法により半
導集積回路装置を製造する。
（第２の実施例）
第８図へのように露出表面１６を形成する予定の部分に
薄い酸化膜２と窒化膜（ＳｉＮ） １Ｂの２重層を形成
し、■溝６を形成しく図Ｂ）、窒化膜１８をマスクとし
て厚い酸化膜（分離用の誘電体）４を高圧酸化により形
成する（図Ｃ）。薄い酸化膜２は、例えば４，０ＯＯＸ
以下、厚い酸化膜４はｔ５μ以上に形テによって酸化膜
２を除去し、シリコンウェハ１の単結晶の露出表面１３
を形成する（図Ｄ）。以後は先の例と同様である。
薄い酸化膜２と窒化膜（ＳｉＮ） １Ｂの２重層を形成
し、■溝６を形成しく図Ｂ）、窒化膜１８をマスクとし
て厚い酸化膜（分離用の誘電体）４を高圧酸化により形
成する（図Ｃ）。薄い酸化膜２は、例えば４，０ＯＯＸ
以下、厚い酸化膜４はｔ５μ以上に形テによって酸化膜
２を除去し、シリコンウェハ１の単結晶の露出表面１３
を形成する（図Ｄ）。以後は先の例と同様である。
なお上記実施例ではＶ溝を利用しているが、本発明はＶ
溝に限らずＵ型溝でも実施でき、要するに溝であれば良
い。
溝に限らずＵ型溝でも実施でき、要するに溝であれば良
い。
な説明したように、本発明によれば半纏体ウェハの露出
面には支持体のポリシリコン層の成長時に単結晶化シリ
コン層が形成され、従来のように異常成長部が形成され
ることがなく、従って半導体ウニへの研摩工程で従来の
ように脆いポリシリコンが落ちてウニ八表面にスクラッ
チ傷がつくようなことがない。またウェハ周囲が単結晶
化されているのでウェハサイズを規定値に揃え、後工程
を流し易くするためのラウンド面取り工程が容易に行な
える（従来は異常成長部の削る量が一定しない。ブレー
ンサイズの大、小で削る速さが変わり、またポリシリコ
ン粒が落ちることがある。）。
面には支持体のポリシリコン層の成長時に単結晶化シリ
コン層が形成され、従来のように異常成長部が形成され
ることがなく、従って半導体ウニへの研摩工程で従来の
ように脆いポリシリコンが落ちてウニ八表面にスクラッ
チ傷がつくようなことがない。またウェハ周囲が単結晶
化されているのでウェハサイズを規定値に揃え、後工程
を流し易くするためのラウンド面取り工程が容易に行な
える（従来は異常成長部の削る量が一定しない。ブレー
ンサイズの大、小で削る速さが変わり、またポリシリコ
ン粒が落ちることがある。）。
これらにより後工程に流し易い誘電体分離基板が得られ
、本発明は誘電体分離基板を用いた半導体集積回路装置
の製造に益するところ大である。
、本発明は誘電体分離基板を用いた半導体集積回路装置
の製造に益するところ大である。
第１図Ａ−Ｂは従来の誘電体分離基板の製造工程図、第
２図は従来のポリシリコン支持体の成長状態の説明図、
第６図はその部分拡大図（断面図）。 第４図Ａ、Ｂはそれぞれウニへの研摩及びラウンド面取
りの説明図、第５図は本発明によって得られるポリシリ
コン支持体の成長状態の説明図（断面図）、第６図は本
発明の１実施形態におけるウェハの上面図、第７図Ａ−
Ｅは本発明における第１実施例の工程図、第８図Ａ−Ｄ
は本発明における第２実施例の工程図 主な符号 １・・・基板（半導体ウェハ）、２・二酸化膜、６・・
・Ｖ溝、４・・・分離用の誘電体膜（酸化膜）、６・・
・ポリシリコン（支持体）、１０・−・ラウンド面取り
、１′５・・・露出面 特許出願人 富士通株式会社 第１図 第 ２ 図 第 ３ 図 第４図 Ｂ 第５図 第 ６ 図 第７図 第８図
２図は従来のポリシリコン支持体の成長状態の説明図、
第６図はその部分拡大図（断面図）。 第４図Ａ、Ｂはそれぞれウニへの研摩及びラウンド面取
りの説明図、第５図は本発明によって得られるポリシリ
コン支持体の成長状態の説明図（断面図）、第６図は本
発明の１実施形態におけるウェハの上面図、第７図Ａ−
Ｅは本発明における第１実施例の工程図、第８図Ａ−Ｄ
は本発明における第２実施例の工程図 主な符号 １・・・基板（半導体ウェハ）、２・二酸化膜、６・・
・Ｖ溝、４・・・分離用の誘電体膜（酸化膜）、６・・
・ポリシリコン（支持体）、１０・−・ラウンド面取り
、１′５・・・露出面 特許出願人 富士通株式会社 第１図 第 ２ 図 第 ３ 図 第４図 Ｂ 第５図 第 ６ 図 第７図 第８図
Claims (1)
- １導′屯型の単結晶シリコンウェハの１面側に島領域を
区切るように溝を形成し、その後全面に分離用の誘電体
膜を（Ｂ成し、前記単結晶シリコンウェハの周囲の少な
くとも面取り予定領域の前記分離用の誘電体膜を除去し
て単結晶シリコンウェハ表面を露出し、支持体となるポ
リシリコンを堆積することを特徴とする半導体集積回路
装置の製造
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22726283A JPS60117751A (ja) | 1983-11-30 | 1983-11-30 | 半導体集積回路装置の製造法 |
| KR1019840006766A KR850004178A (ko) | 1983-11-30 | 1984-10-30 | 유전체 분리형 집적회로 장치의 제조방법 |
| DE8484402389T DE3484733D1 (de) | 1983-11-30 | 1984-11-23 | Verfahren zur herstellung einer dielektrisch isolierten integrierten schaltungsanordnung. |
| EP84402389A EP0145573B1 (en) | 1983-11-30 | 1984-11-23 | A method for fabricating a dielectric-isolated integrated circuit device |
| US06/676,988 US4567646A (en) | 1983-11-30 | 1984-11-30 | Method for fabricating a dielectric isolated integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22726283A JPS60117751A (ja) | 1983-11-30 | 1983-11-30 | 半導体集積回路装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117751A true JPS60117751A (ja) | 1985-06-25 |
Family
ID=16858061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22726283A Pending JPS60117751A (ja) | 1983-11-30 | 1983-11-30 | 半導体集積回路装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117751A (ja) |
-
1983
- 1983-11-30 JP JP22726283A patent/JPS60117751A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5152857A (en) | Method for preparing a substrate for semiconductor devices | |
| US5234535A (en) | Method of producing a thin silicon-on-insulator layer | |
| JP3534207B2 (ja) | 半導体ウェーハの製造方法 | |
| JPH07326664A (ja) | ウエハの誘電体分離溝の充填方法 | |
| US4874463A (en) | Integrated circuits from wafers having improved flatness | |
| US3419956A (en) | Technique for obtaining isolated integrated circuits | |
| US4567646A (en) | Method for fabricating a dielectric isolated integrated circuit device | |
| KR930008861B1 (ko) | 단결정 실리콘 기판상에 화합물 반도체층이 형성된 기판의 제조방법 | |
| US4962056A (en) | Method of manufacturing from a semiconductor wafer a dielectric substrate including mutually insulated and separated island regions, and a method of manufacturing semiconductor elements from the dielectric substrate | |
| JPS60117751A (ja) | 半導体集積回路装置の製造法 | |
| JP3160966B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPS5840337B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6359531B2 (ja) | ||
| JP3107624B2 (ja) | マスク位置合わせのための基準パターン形成方法 | |
| JPS62130537A (ja) | 集積回路の素子間分離方法 | |
| JP2778114B2 (ja) | 半導体基板の製法 | |
| JPH05283515A (ja) | 半導体装置製造方法 | |
| JPS6226182B2 (ja) | ||
| JPH04307735A (ja) | 半導体装置の製造方法 | |
| JPH1022378A (ja) | 張り合わせ誘電体分離基板の製造方法 | |
| JPS61184845A (ja) | 相補型絶縁物分離基板の製造方法 | |
| JPS60198811A (ja) | 半導体装置の製造方法 | |
| JPS6359532B2 (ja) | ||
| JPS5821841A (ja) | 絶縁物分離形半導体集積回路装置 | |
| KR20010016655A (ko) | 웨이퍼의 제조시 웨이퍼의 평탄도를 개선하기 위한 방법 |