JPH05259267A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH05259267A JPH05259267A JP5117192A JP5117192A JPH05259267A JP H05259267 A JPH05259267 A JP H05259267A JP 5117192 A JP5117192 A JP 5117192A JP 5117192 A JP5117192 A JP 5117192A JP H05259267 A JPH05259267 A JP H05259267A
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- Japan
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- silicon layer
- single crystal
- crystal silicon
- substrate
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Abstract
(57)【要約】 （修正有）
【目的】出力損失を低減し、面積効率を向上させる。ま
た基板表面側と裏面側との熱膨張係数を同一にし、熱応
力による基板の反り、歪みによる欠陥を低減させる。 【構成】酸化シリコン膜２により絶縁分離された素子形
成領域８の底部の酸化シリコン膜２に開孔部を設け、開
孔部に露出した素子形成領域８の表面にエピタキシャル
成長により単結晶シリコン層５を、酸化シリコン膜２の
表面に多結晶シリコン層４を形成し、これらの表面を研
磨して平坦化した後貼合せシリコン基板６を接着して補
強する。次にシリコン基板１の裏面を酸化シリコン膜２
が露出するまで研磨し、酸化シリコン膜２により島状に
分離された素子形成領域８を形成する。
た基板表面側と裏面側との熱膨張係数を同一にし、熱応
力による基板の反り、歪みによる欠陥を低減させる。 【構成】酸化シリコン膜２により絶縁分離された素子形
成領域８の底部の酸化シリコン膜２に開孔部を設け、開
孔部に露出した素子形成領域８の表面にエピタキシャル
成長により単結晶シリコン層５を、酸化シリコン膜２の
表面に多結晶シリコン層４を形成し、これらの表面を研
磨して平坦化した後貼合せシリコン基板６を接着して補
強する。次にシリコン基板１の裏面を酸化シリコン膜２
が露出するまで研磨し、酸化シリコン膜２により島状に
分離された素子形成領域８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
誘電体分離基板に関する。
誘電体分離基板に関する。
【０００２】
【従来の技術】従来の半導体装置は、図３に示すよう
に、単結晶シリコン層からなる素子形成領域８と、素子
形成領域８の底面及び側面に設けて各素子形成領域８相
互間を電気的に絶縁するための酸化シリコン膜２と酸化
シリコン膜２の裏面に設けて、これらの素子形成領域８
を支持する多結晶シリコン層４とで誘電体分離基板を構
成しており、各素子形成領域８の一つ一つが酸化シリコ
ン膜２で囲まれ、且つ絶縁されているため、ＰＮ接合分
離構造のように、各素子間に寄生トランジスタを有せ
ず、ラッチアップ現象が発生しにくいという効果があ
る。
に、単結晶シリコン層からなる素子形成領域８と、素子
形成領域８の底面及び側面に設けて各素子形成領域８相
互間を電気的に絶縁するための酸化シリコン膜２と酸化
シリコン膜２の裏面に設けて、これらの素子形成領域８
を支持する多結晶シリコン層４とで誘電体分離基板を構
成しており、各素子形成領域８の一つ一つが酸化シリコ
ン膜２で囲まれ、且つ絶縁されているため、ＰＮ接合分
離構造のように、各素子間に寄生トランジスタを有せ
ず、ラッチアップ現象が発生しにくいという効果があ
る。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
では、分離された素子形成領域は全て、基板内部で絶縁
膜に囲まれており、電極は基板表面からしか取り出すこ
とができなかった。従って、大電流型出力トランジスタ
等の、縦方向に電流経路を有する素子は、出力損失が大
きくなり、面積効率が悪くなるという問題点があった。
では、分離された素子形成領域は全て、基板内部で絶縁
膜に囲まれており、電極は基板表面からしか取り出すこ
とができなかった。従って、大電流型出力トランジスタ
等の、縦方向に電流経路を有する素子は、出力損失が大
きくなり、面積効率が悪くなるという問題点があった。
【０００４】また、素子形成領域は単結晶シリコン層
で、支持基板領域は多結晶シリコン層で形成されている
ため、双方の熱膨張係数の違いにより、熱処理工程を経
ると基板に熱応力による反りを生じ、歪みによる結晶欠
陥が発生する、という問題点があった。
で、支持基板領域は多結晶シリコン層で形成されている
ため、双方の熱膨張係数の違いにより、熱処理工程を経
ると基板に熱応力による反りを生じ、歪みによる結晶欠
陥が発生する、という問題点があった。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
単結晶シリコン層からなり底面及び側面に設けた絶縁膜
により島状に分離された複数の素子形成領域と、特定の
前記素子形成領域底部の前記絶縁膜に設けた開孔部の前
記素子形成領域に接続して設けた柱状の単結晶シリコン
層と、前記単結晶シリコン層の側面を含む前記絶縁膜に
接して設け前記素子形成領域を支持する多結晶シリコン
層と、前記単結晶シリコン層及び多結晶シリコン層の下
面に接合して設けた貼合せシリコン基板とを有する。
単結晶シリコン層からなり底面及び側面に設けた絶縁膜
により島状に分離された複数の素子形成領域と、特定の
前記素子形成領域底部の前記絶縁膜に設けた開孔部の前
記素子形成領域に接続して設けた柱状の単結晶シリコン
層と、前記単結晶シリコン層の側面を含む前記絶縁膜に
接して設け前記素子形成領域を支持する多結晶シリコン
層と、前記単結晶シリコン層及び多結晶シリコン層の下
面に接合して設けた貼合せシリコン基板とを有する。
【０００６】本発明の半導体装置の製造方法は、単結晶
シリコン基板の一主面に選択的に素子分離用の溝を設け
て素子形成領域を区画する工程と、前記溝を含む表面に
絶縁膜を堆積し特定の前記素子形成領域上の絶縁膜に開
孔部を設ける工程と、前記開孔部を含む表面にシリコン
層をエピタキシャル法で成長させ、前記開孔部の素子形
成領域上に単結晶シリコン層及び前記絶縁膜上に多結晶
シリコン層をそれぞれ形成する工程と、前記単結晶シリ
コン基板の裏面を研磨して前記溝の絶縁膜を露出させ且
つ前記単結晶シリコン基板を区画して島状に絶縁分離さ
れた素子形成領域を形成する工程と、前記単結晶シリコ
ン層及び多結晶シリコン層の表面に貼合せシリコン基板
を接合する工程とを含んで構成される。
シリコン基板の一主面に選択的に素子分離用の溝を設け
て素子形成領域を区画する工程と、前記溝を含む表面に
絶縁膜を堆積し特定の前記素子形成領域上の絶縁膜に開
孔部を設ける工程と、前記開孔部を含む表面にシリコン
層をエピタキシャル法で成長させ、前記開孔部の素子形
成領域上に単結晶シリコン層及び前記絶縁膜上に多結晶
シリコン層をそれぞれ形成する工程と、前記単結晶シリ
コン基板の裏面を研磨して前記溝の絶縁膜を露出させ且
つ前記単結晶シリコン基板を区画して島状に絶縁分離さ
れた素子形成領域を形成する工程と、前記単結晶シリコ
ン層及び多結晶シリコン層の表面に貼合せシリコン基板
を接合する工程とを含んで構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１（ａ）〜（ｄ）は本発明の第１の実施
例の製造方法を説明するための工程順に示した断面図で
ある。
例の製造方法を説明するための工程順に示した断面図で
ある。
【０００９】まず、図１（ａ）に示すように、Ｎ型のシ
リコン基板１の一主面を選択的に異方性エッチングして
素子分離用の深さ１０μｍ程度のＶ字型の溝７を形成す
る。次に、溝７を含む表面に酸化シリコン膜２を１μｍ
程度の厚さに堆積し、酸化シリコン膜２の上に、多結晶
シリコン膜３を０．１μｍ程度の厚さに堆積する。次
に、一つの素子形成領域上の多結晶シリコン膜３及び酸
化シリコン膜２を選択的に順次エッチングして除去し、
シリコン基板１の表面を露出させる。
リコン基板１の一主面を選択的に異方性エッチングして
素子分離用の深さ１０μｍ程度のＶ字型の溝７を形成す
る。次に、溝７を含む表面に酸化シリコン膜２を１μｍ
程度の厚さに堆積し、酸化シリコン膜２の上に、多結晶
シリコン膜３を０．１μｍ程度の厚さに堆積する。次
に、一つの素子形成領域上の多結晶シリコン膜３及び酸
化シリコン膜２を選択的に順次エッチングして除去し、
シリコン基板１の表面を露出させる。
【００１０】次に、図１（ｂ）に示すようにシリコン基
板１を含む表面にエピタキシャル成長法によりＮ型のシ
リコン層を成長させる。ここで、多結晶シリコン膜３で
被覆された部分は多結晶シリコン層４が形成され、シリ
コン基板１の表面が露出した部分は単結晶シリコン層５
が形成される。次に、図１（ｃ）に示すように、多結晶
シリコン層４及び単結晶シリコン層５を含む表面を研磨
して平坦化する。
板１を含む表面にエピタキシャル成長法によりＮ型のシ
リコン層を成長させる。ここで、多結晶シリコン膜３で
被覆された部分は多結晶シリコン層４が形成され、シリ
コン基板１の表面が露出した部分は単結晶シリコン層５
が形成される。次に、図１（ｃ）に示すように、多結晶
シリコン層４及び単結晶シリコン層５を含む表面を研磨
して平坦化する。
【００１１】次に、図１（ｄ）に示すように、研磨した
多結晶シリコン層４及び単結晶シリコン層５の表面に単
結晶からなる貼合せシリコン基板６を接着して補強す
る。次に、シリコン基板１の裏面を、酸化シリコン膜２
が表出するまで研磨し、酸化シリコン膜２により島状に
分離された素子形成領域８を形成する。
多結晶シリコン層４及び単結晶シリコン層５の表面に単
結晶からなる貼合せシリコン基板６を接着して補強す
る。次に、シリコン基板１の裏面を、酸化シリコン膜２
が表出するまで研磨し、酸化シリコン膜２により島状に
分離された素子形成領域８を形成する。
【００１２】図２は本発明の第２の実施例を示す断面図
である。
である。
【００１３】図２に示すように、酸化シリコン膜２の上
に多結晶シリコン膜４を堆積して表面を研磨し、研磨面
に貼合せシリコン基板６を接着した以外は第１の実施例
と同様の構成を有している。
に多結晶シリコン膜４を堆積して表面を研磨し、研磨面
に貼合せシリコン基板６を接着した以外は第１の実施例
と同様の構成を有している。
【００１４】
【発明の効果】以上説明したように本発明は、一部の素
子形成領域が単結晶シリコン層を介して貼り合せシリコ
ン基板と接合されており、素子表面から基板裏面に縦方
向に電流経路が得られるので、出力損失を低減し、面積
効率を向上させるという効果を有する。
子形成領域が単結晶シリコン層を介して貼り合せシリコ
ン基板と接合されており、素子表面から基板裏面に縦方
向に電流経路が得られるので、出力損失を低減し、面積
効率を向上させるという効果を有する。
【００１５】また貼り合せシリコン基板を基板全面に貼
り合せることにより、素子形成領域を有する基板の表面
側と貼り合せシリコン基板の裏面側の熱膨張係数を同一
にして熱応力による基板の反り、結晶欠陥を低減するこ
とができる。
り合せることにより、素子形成領域を有する基板の表面
側と貼り合せシリコン基板の裏面側の熱膨張係数を同一
にして熱応力による基板の反り、結晶欠陥を低減するこ
とができる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図２】本発明の第２の実施例を示す断面図。
【図３】従来の半導体装置の一例を示す断面図。
１ シリコン基板 ２ 酸化シリコン膜 ３ 多結晶シリコン膜 ４ 多結晶シリコン層 ５ 単結晶シリコン層 ６ 貼合せシリコン基板 ７ 溝 ８ 素子形成領域
Claims (2)
- 【請求項１】 単結晶シリコン層からなり底面及び側面
に設けた絶縁膜により島状に分離された複数の素子形成
領域と、特定の前記素子形成領域底部の前記絶縁膜に設
けた開孔部の前記素子形成領域に接続して設けた柱状の
単結晶シリコン層と、前記単結晶シリコン層の側面を含
む前記絶縁膜に接して設けた前記素子形成領域を支持す
る多結晶シリコン層と、前記単結晶シリコン層及び多結
晶シリコン層の下面に接合して設けた貼合せシリコン基
板とを有することを特徴とする半導体装置。 - 【請求項２】 単結晶シリコン基板の一主面に選択的に
素子分離用の溝を設けて素子形成領域を区画する工程
と、前記溝を含む表面に絶縁膜を堆積し特定の前記素子
形成領域上の絶縁膜に開孔部を設ける工程と、前記開孔
部を含む表面にシリコン層をエピタキシャル法で成長さ
せ、前記開孔部の素子形成領域上に単結晶シリコン層及
び前記絶縁膜上に多結晶シリコン層をそれぞれ形成する
工程と、前記単結晶シリコン基板の裏面を研磨して前記
溝の絶縁膜を露出させ且つ前記単結晶シリコン基板を区
画して島状に絶縁分離された素子形成領域を形成する工
程と、前記単結晶シリコン層及び多結晶シリコン層の表
面に貼合せシリコン基板を接合する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117192A JPH05259267A (ja) | 1992-03-10 | 1992-03-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117192A JPH05259267A (ja) | 1992-03-10 | 1992-03-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259267A true JPH05259267A (ja) | 1993-10-08 |
Family
ID=12879385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5117192A Pending JPH05259267A (ja) | 1992-03-10 | 1992-03-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726089A (en) * | 1992-11-25 | 1998-03-10 | Nec Corporation | Semiconductor device and method for fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251635A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離型半導体装置 |
| JPH03105944A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 誘電体分離基板の製造方法 |
-
1992
- 1992-03-10 JP JP5117192A patent/JPH05259267A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251635A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離型半導体装置 |
| JPH03105944A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 誘電体分離基板の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726089A (en) * | 1992-11-25 | 1998-03-10 | Nec Corporation | Semiconductor device and method for fabricating the same |
| US5872388A (en) * | 1992-11-25 | 1999-02-16 | Nec Corporation | Semiconductor device and method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980217 |