JPS6136370B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は気相成長層を有する半導体装置の製
造方法に係り、製品歩留りの向上と製造工程の短
縮とを図るための気相成長法の改良に関するもの
である。

以下、pn⁺npn構造逆導通サイリスタの作成方
法を例にとり、その従来の各作成段階を第１図ａ
〜ｅに示す断面図で説明する。

先ず、第１図ａに示すように、ｎ形シリコン基
板１の両主面部にそれぞれ例えばガリウムもしく
はアルミニウムなどのｐ形不純物の拡散により表
面不純物濃度が約10¹⁸／cm³程度であるｐ形の拡散
層２を形成する。

次に、第１図ｂに示すように、ｎ形シリコン基
板１の両主面部に形成されたｐ形の拡散層２のい
ずれか一方をラツピング加工により研削除去して
ｐ形ベース層２ａを形成し、ｐ形ベース層２ａ以
外のｎ形シリコン基板１の厚さが所定厚さになる
ように鏡面研磨してｎ形ベース層１ａを形成す
る。

次に、第１図ｃに示すように、鏡面研磨された
ｎ形ベース層１ａの主面上に、４塩化ケイ素と水
素との還元反応（Sicl₄＋H₂Si＋Hcl）を用いる
気相成長法により、ｎ形不純物濃度が10¹⁷／cm³程
度である低抵抗のn⁺形成長層３を形成する。こ
のとき形成されるn⁺形成長層３の比抵抗とその
厚さは逆導通サイリスタの電気的特性を決定する
重要な因子である。

次に、第１図ｄに示すように、n⁺形成長層３
の主面部の一部の層内にｐ形エミツタ層４とこの
ｐ形エミツタ層４を除くn⁺形成長層３の主面部
にn⁺⁺形の低抵抗層５とを拡散形成する。次い
で、ｐ形エミツタ層４に対向するｐ形ベース層２
ａの主面部にｎ形不純物の拡散により環状のｎ形
エミツタ層６を形成する。かくして、ｐ形エミツ
タ層４とn⁺形成長層３とｎ形ベース層１ａとｐ
形ベース層２ａとｎ形エミツタ層６とで構成され
たpn⁺npn構造サイリスタ構成体７およびn⁺⁺形の
低抵抗層５とn⁺形成長層３とｎ形ベース層１ａ
とｐ形ベース層２ａとで構成されたn⁺⁺n⁺np構造
ダイオード構成体８が形成される。

最後に、第１図ｅに示すように、ｐ形エミツタ
層４の主面上およびn⁺⁺形の低抵抗層５の主面上
に第１の主電極９を形成し、環状のｎ形エミツタ
層６に取り囲まれたｐ形ベース層２ａを除き環状
のｎ形エミツタ層６の主面上およびｐ形ベース層
２ａの主面上に第２の主電極１０を形成し、環状
のｎ形エミツタ層６に取り囲まれたｐ形ベース層
２ａ上の一部にゲート電極１１を形成して
pn⁺npn構造サイリスタ構成体７とn⁺⁺n⁺np構造
ダイオード構成体８とが電気的に接続された逆導
通サイリスタが得られる。

ところで、このような逆導通サイリスタの作成
方法では、第１図ｃに示したn⁺形成長層３の気
相成長の段階において次のような問題点があつ
た。すなわち、n⁺形成長層３の不純物濃度（約
10¹⁷／cm³程度）がｐ形ベース層２ａの表面不純物
濃度（約10¹⁸／cm³程度）よりも小さいので、n⁺形
成長層３の不純物濃度が、ｐ形ベース層２ａから
アウトデイフユージヨン（Out Diffusion）する
ｐ形不純物によつて影響されるとともに、上述の
気相成長時の還元反応により生ずる塩化水素
（Hcl）によりｐ形ベース層２ａがエツチングさ
れて生成するｐ形不純物によつても影響される。
よつて、n⁺形成長層３の不純物濃度を精度よく
制御することが困難であつた。また、ｐ形ベース
層２ａの表面にもn⁺形成長層３と同時にｎ形の
成長層が形成され、このｎ形の成長層がダイオー
ド構成体８の第２の主電極１０のオーミツク接触
を阻害するので、このｎ形の成長層をエツチング
除去するための裏面エツチング段階を追加する
か、もしくはこのｎ形の成長層をｐ形の高不純物
濃度層に変換するための拡散段階を追加する必要
があつた。また、例えばクラフアイト材もしくは
炭化ケイ素（Sic）が被覆されたクラフアイト材
からなる保持台から放出される酸素などの放出ガ
スによりｐ形ベース層２ａの表面が酸化されて白
濁することがあるので、ｐ形ベース層２ａの表面
を清浄にするための裏面エツチング段階を追加す
る必要もあつた。

このように、ｐ形ベース層２ａの主面部をエツ
チングするとき、このエツチングが上記ｐ形ベー
ス層２ａの主面部全面に亘り均一に行なわれなか
つた場合には、ｐ形ベース層２ａの不純物濃度分
布がその深さ方向およびその主面に沿う方向に大
きく変動する。この不純物濃度分布の変動が、第
１図ｄに示す作成段階においてｐ形ベース層２ａ
の主面部に形成されるｎ形エミツタ層６とｐ形ベ
ース層２ａとの間に形成されるpn接合面におけ
る不純物濃度分布の変動となる。このpn接合面
における不純物濃度分布が、サイリスタ構成体７
のゲート感度および臨界順電圧上昇率（dv／
dt）に大きな影響を与えるために、この不純物濃
度分布の変動が上記ゲート感度および臨界順電圧
上昇率（dv／dt）の変動をもたらす。よつて、
特に大口径のシリコンウエハを用いる場合には、
ｐ形ベース層２ａの主面部をエツチングすること
により、サイリスタ構成体７のゲート感度、臨界
順電圧上昇率（dv／dt）、遅れ時間などが大きく
変動し、この変動にもとづく欠陥により製品歩留
りの向上を図ることができなかつた。

この発明は、上述の問題点に鑑みてなされたも
ので、第１導電形の半導体基板の両主面部にそれ
ぞれ第２導電形の層を形成し、これらの第２導電
形の層の主面上に絶縁膜を形成し、次いで上記半
導体基板の一方の主面部に形成された上記第２導
電形の層およびその主面上の上記絶縁膜を除去
し、しかる後上記半導体基板の上記第２導電形の
層が除去された露出主面上に上記半導体基板の不
純物濃度と異なる不純物濃度を有する第１導電形
の層を形成することによつて、上記第１導電形の
層の形成時にこの第１導電形の層と上記第２導電
形の層との相互間の影響または保持台からの上記
第２導電形の層への影響を上記絶縁膜により防止
し、裏面エツチングなどを不要にして製造工程の
短縮を図るとともに、上記第２導電形の層の状態
をそのまゝ維持するようにして製品歩留りの向上
を図ることを目的とする。

以下、この発明による方法の一実施例として、
pn⁺npn構造逆導通サイリスタの作成方法につい
てその各作成段階を第２図ａ〜ｄに示す断面図で
説明する。

先ず、第２図ａに示すように、ｎ形シリコン基
板１の両主面部にそれぞれ第１図ａに示したと同
様に形成されたｐ形の拡散層２の主面上に例えば
酸化シリコン膜もしくは窒化シリコン膜などから
なる絶縁膜１２を形成する。

次に、第２図ｂに示すように、ｎ形シリコン基
板１の主面部に形成されたいずれか一方のｐ形の
拡散層２および絶縁膜１２をラツピング加工によ
り研削除去してｐ形ベース層２ａを形成し、ｐ形
ベース層２ａ以外のｎ形シリコン基板１の厚さが
所定厚さになるように鏡面研磨してｎ形ベース層
１ａを形成する。

次に第２図ｃに示すように、鏡面研磨されたｎ
形ベース層１ａの主面上に、第１図ｃに示したと
同様に、n⁺形成長層３を形成する。なお、絶縁
膜１２が、n⁺形成長層３の形成前のその成長面
をあらかじめ清浄にするために施される約10分間
程度のHclガスのエツチングによつて除去される
ことなく、これに続く気相成長時の還元反応によ
り生ずるHclガスのエツチングによつても除去さ
れることなく、ｐ形ベース層２ａの全表面を被覆
して残存するように、絶縁膜１２の膜厚が設定さ
れているものとする。例えばn⁺形成長層３の厚
さが約50μｍ程度である場合には、絶縁膜１２の
膜厚が約１μｍ程度であれば十分である。

次に、第２図ｄに示すように、例えばフツ化水
素酸水溶液もしくは熱リン酸液などのエツチング
液に浸して絶縁膜１２をｐ形ベース層２ａの全表
面から除去する。このとき、n⁺形成長層３の形
成時に絶縁膜１２上に多結晶シリコン粒が形成さ
れているが、この多結晶シリコン粒は上記エツチ
ング液に浸すことによつて絶縁膜１２とともに簡
単に除去することができる。

これから以後の作成段階は第１図ｄおよびｅと
全く同様であるので、ここではその図示と説明と
を省略する。

このような逆導通サイリスタの作成方法では、
第２図ｃに示すn⁺形成長層３の作成段階におい
て、n⁺形成長層３とｐ形ベース層２ａとの相互
間の影響がなく、またｐ形ベース層２ａの表面
に、第１図ｃに示した作成段階のようなｎ形の成
長層が形成されることもなく、更に保持台からの
放出酸素ガスによる酸化膜が形成されることもな
く、拡散形成時の状態をほぼそのまゝ維持してい
るので、第１図に示した従来例のように、裏面エ
ツチング段階もしくはｐ形不純物の拡散段階を追
加する必要がなく、製造工程の短縮を図ることが
できるとともに、ｐ形ベース層２ａの不純物濃度
分布がその深さ方向およびその主面に沿う方向に
ほとんど変動しないので、これを用いて第１図ｄ
に示したようなサイリスタ構成体７を作つたと
き、ゲート感度、臨界順電圧上昇率（dv／dt）、
遅れ時間などの変動が小さく、製品歩留りの向上
を図ることができる。

上記実施例では、逆導通サイリスタの作成方法
を例にとり説明したが、この発明による方法はこ
れに限らず、一方の主面上に第１導電形の層が形
成され他方の主面部に第２導電形の層が形成され
第１導電形の層の不純物濃度と異なる不純物濃度
を有する第１導電形の半導体基板を備えた半導体
装置の製造方法一般に適用することができる。

以上、説明したように、この発明による方法に
よれば、第１導電形の半導体基板の両主面部にそ
れぞれ第２導電形の層を形成し、これらの第２導
電形の層の主面上に絶縁膜を形成し、次いで上記
半導体基板の一方の主面部に形成された上記第２
導電形の層およびその主面上の上記絶縁膜を除去
し、しかる後上記半導体基板の上記第２導電形の
層が除去された露出主面上に上記半導体基板の不
純物濃度と異なる不純物濃度を有する第１導電形
の層を形成する。工程を備えているので、上記第
１導電形の層形成時に上記第１導電形の層と上記
第２導電形の層との相互間の影響もしくは保持台
からの上記第２導電形の層への影響を防止するこ
とができる。よつて、この発明による方法では、
従来例の方法のように、裏面エツチングなどを必
要とすることなく、製造工程の短縮を図ることが
できるとともに、上記第２導電形の層の状態をそ
のまま維持することができるので、製品歩留りの
向上を図ることができる。

【図面の簡単な説明】

第１図ａ〜ｅはpn⁺npn構造逆導通サイリスタ
の作成方法を例にとり、その従来の各作成段階を
説明するための断面図、第２図ａ〜ｄはこの発明
による方法の一実施例としてpn⁺npn構造逆導通
サイリスタの作成方法についてその各作成段階を
説明するための断面図である。 図において、１はｎ形シリコン基板、１ａはｎ
形ベース層、２はｐ形の拡散層、２ａはｐ形ベー
ス層、３はn⁺形成長層、４はｐ形エミツタ層、
５はn⁺⁺形の低抵抗層、６はｎ形エミツタ層、７
はpn⁺npn構造サイリスタ、８はn⁺⁺n⁺np構造ダ
イオード、９は第１の主電極、１０は第２の主電
極、１１はゲート電極、１２は絶縁膜を示す。な
お、図中同一符号は夫々同一または相当部分を示
す。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電形の半導体基板の両主面部にそれぞ
   れ第２導電形の層を形成する第１の工程、上記第
   ２導電形の層の主面上に絶縁膜を形成する第２の
   工程、上記半導体基板の一方の主面部に形成され
   た上記第２導電形の層およびその主面上に形成さ
   れた上記絶縁膜を除去する第３の工程、上記半導
   体基板の上記第２導電形の層が除去された露出主
   面上に上記半導体基板の不純物濃度と異なる不純
   物濃度を有する第１導電形の層を形成する第４の
   工程、並びに上記半導体基板の他方の主面部に形
   成された上記第２導電形の層の主面上の上記絶縁
   膜を除去する工程を備えたことを特徴とする半導
   体装置の製造方法。 ２ 第１導電形の層が第１導電形の気相成長層で
   あり、第２導電形の層が第２導電形の拡散層であ
   ることを特徴とする特許請求の範囲第１項記載の
   半導体装置の製造方法。 ３ 絶縁膜を気相成長層の気相成長終了時にも残
   存するような膜厚にすることを特徴とする特許請
   求の範囲第２項記載の半導体装置の製造方法。 ４ 絶縁膜の膜厚を少なくとも１μｍにすること
   を特徴とする特許請求の範囲第１項ないし第３項
   のいずれかに記載の半導体装置の製造方法。