JPH04217342A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04217342A JPH04217342A JP40315790A JP40315790A JPH04217342A JP H04217342 A JPH04217342 A JP H04217342A JP 40315790 A JP40315790 A JP 40315790A JP 40315790 A JP40315790 A JP 40315790A JP H04217342 A JPH04217342 A JP H04217342A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】 本発明は半導体装置の製造方
法に関し、更に詳しくは、誘電体分離法により素子形成
領域を形成する方法に関する。
法に関し、更に詳しくは、誘電体分離法により素子形成
領域を形成する方法に関する。
【0002】
【従来の技術】 従来より高耐圧を必要とする用途に
は島領域を完全に絶縁する誘電体分離法が用いられてい
る。図7乃至図11はその従来例を経時的に示す模式断
面図である。N型半導体基板10上にシリコン酸化膜1
1を形成する(図7)。次にそのシリコン酸化膜11上
にレジスト12を塗布した後、周知のフォトリソ法によ
りレジスト12を開口し、そのレジスト12直下のシリ
コン酸化膜11を除去する(図8)。
は島領域を完全に絶縁する誘電体分離法が用いられてい
る。図7乃至図11はその従来例を経時的に示す模式断
面図である。N型半導体基板10上にシリコン酸化膜1
1を形成する(図7)。次にそのシリコン酸化膜11上
にレジスト12を塗布した後、周知のフォトリソ法によ
りレジスト12を開口し、そのレジスト12直下のシリ
コン酸化膜11を除去する(図8)。
【0003】次にシリコン酸化膜11上に残存するレジ
スト12を除去し、シリコン酸化膜11をマスクにして
半導体基板10をウェットエッチングすることによりV
溝16を形成する(図9)。次に、シリコン酸化膜11
を除去した後、N+ 不純物たとえばアンチモン等を所
定の厚さに沈積しN+ 不純物拡散層13を形成すると
同時に、その後そのN+ 不純物拡散層13上に酸化ド
ライブを行うことにより、酸化膜14を形成する(図1
0)。 その後、ポリシリコン15を約600μm堆積する
。 なおそのポリシリコン15を酸化膜14上に堆積するか
わりに、半導体基板表面側にウェハを張り合わせ支持体
としてもよい。その後半導体基板10の裏面からポリシ
リコン15をV溝16の先端が出現するまで研磨し、ポ
リシリコン15を分離領域とし、半導体基板10を絶縁
分離することにより半導体基板10には素子形成領域が
形成される(図11)。
スト12を除去し、シリコン酸化膜11をマスクにして
半導体基板10をウェットエッチングすることによりV
溝16を形成する(図9)。次に、シリコン酸化膜11
を除去した後、N+ 不純物たとえばアンチモン等を所
定の厚さに沈積しN+ 不純物拡散層13を形成すると
同時に、その後そのN+ 不純物拡散層13上に酸化ド
ライブを行うことにより、酸化膜14を形成する(図1
0)。 その後、ポリシリコン15を約600μm堆積する
。 なおそのポリシリコン15を酸化膜14上に堆積するか
わりに、半導体基板表面側にウェハを張り合わせ支持体
としてもよい。その後半導体基板10の裏面からポリシ
リコン15をV溝16の先端が出現するまで研磨し、ポ
リシリコン15を分離領域とし、半導体基板10を絶縁
分離することにより半導体基板10には素子形成領域が
形成される(図11)。
【0004】
【発明が解決しようとする課題】 ところで、従来の
誘電体分離においてはpn接合分離に比べデバイス間の
ラッチアップ現象が発生せず良好であるが、同じ特性を
もつ素子形成領域の構築に限定され、異なる特性をもつ
素子形成領域は構築できず、フレキシビリティに欠ける
。 本発明は上記に鑑みてなされたもので、異なる特性をも
つ素子形成領域を構築できるよう構成した半導体装置の
製造方法を提供することを目的とする。
誘電体分離においてはpn接合分離に比べデバイス間の
ラッチアップ現象が発生せず良好であるが、同じ特性を
もつ素子形成領域の構築に限定され、異なる特性をもつ
素子形成領域は構築できず、フレキシビリティに欠ける
。 本発明は上記に鑑みてなされたもので、異なる特性をも
つ素子形成領域を構築できるよう構成した半導体装置の
製造方法を提供することを目的とする。
【0005】
【課題を解決するための手段】 本発明の半導体装置
の製造方法は、第1導電型半導体基板上に第1導電型不
純物を拡散することにより第1導電型不純物拡散層を形
成すると同時に、その第1導電型不純物拡散層上に第1
酸化膜を形成し、その後その第1酸化膜上に窒化膜を形
成し、次いでその窒化膜上にレジストを形成した後、所
定の第1導電型不純物拡散層上の第1酸化膜と窒化膜お
よびレジストを除去し、次いでその除去した第1酸化膜
直下の第1導電型半導体基板をエッチングすることによ
りトレンチを形成し、次いで残存するレジストを除去し
た後、第1導電型不純物をトレンチの内壁および底部に
拡散することにより第1導電型不純物拡散層を形成する
と同時に、そのトレンチの内壁および底部の第1導電型
不純物拡散層上に第2酸化膜を形成し、その後上記トレ
ンチ底部の第2酸化膜を除去し、次いで残存する上記窒
化膜を除去した後、トレンチにエピタキシャル層を形成
し、その後そのエピタキシャル層上に第3酸化膜を形成
し、次いで、第1、第2および第3の酸化膜上に支持体
を形成した後、基板裏面から素子形成領域が出現するま
でラッピングする
の製造方法は、第1導電型半導体基板上に第1導電型不
純物を拡散することにより第1導電型不純物拡散層を形
成すると同時に、その第1導電型不純物拡散層上に第1
酸化膜を形成し、その後その第1酸化膜上に窒化膜を形
成し、次いでその窒化膜上にレジストを形成した後、所
定の第1導電型不純物拡散層上の第1酸化膜と窒化膜お
よびレジストを除去し、次いでその除去した第1酸化膜
直下の第1導電型半導体基板をエッチングすることによ
りトレンチを形成し、次いで残存するレジストを除去し
た後、第1導電型不純物をトレンチの内壁および底部に
拡散することにより第1導電型不純物拡散層を形成する
と同時に、そのトレンチの内壁および底部の第1導電型
不純物拡散層上に第2酸化膜を形成し、その後上記トレ
ンチ底部の第2酸化膜を除去し、次いで残存する上記窒
化膜を除去した後、トレンチにエピタキシャル層を形成
し、その後そのエピタキシャル層上に第3酸化膜を形成
し、次いで、第1、第2および第3の酸化膜上に支持体
を形成した後、基板裏面から素子形成領域が出現するま
でラッピングする
【0006】
【作用】 基板に平坦な底部を有するトレンチを設け
、そのトレンチにエピタキシャル層を形成し、その基板
の裏面側をラッピングしたので、同一基板上に異なる特
性をもつ素子形成領域が形成される。
、そのトレンチにエピタキシャル層を形成し、その基板
の裏面側をラッピングしたので、同一基板上に異なる特
性をもつ素子形成領域が形成される。
【0007】
【実施例】 図1乃至図6は本発明を経時的に示す模
式断面図である。N型半導体基板1上にN+ 不純物た
とえばアンチモンを拡散し、N+不純物拡散層2を形成
すると同時に、そのN+ 不純物拡散層2上にシリコン
酸化膜3を形成し、続いてそのシリコン酸化膜3上にシ
リコン窒化膜4を形成する。次に、シリコン窒化膜4上
に、レジスト5を塗布した後、周知のフォトリソ工程に
おいてレジスト5を開口する。次にシリコン窒化膜4を
ドライエッチングにより除去し、続いてシリコン酸化膜
3をウェットエッチングにより除去する(図2)。
式断面図である。N型半導体基板1上にN+ 不純物た
とえばアンチモンを拡散し、N+不純物拡散層2を形成
すると同時に、そのN+ 不純物拡散層2上にシリコン
酸化膜3を形成し、続いてそのシリコン酸化膜3上にシ
リコン窒化膜4を形成する。次に、シリコン窒化膜4上
に、レジスト5を塗布した後、周知のフォトリソ工程に
おいてレジスト5を開口する。次にシリコン窒化膜4を
ドライエッチングにより除去し、続いてシリコン酸化膜
3をウェットエッチングにより除去する(図2)。
【0008】次に、レジスト5をマスクにして半導体基
板1を50μm程度の深さに異方性のドライエッチング
を行うことにより、トレンチ7を形成する。このトレン
チ7は、平坦な底部を有する柱状をなしている。(図3
)。次に、残存するレジスト5を除去し、トレンチ7の
内壁および底部にN+ 不純物を拡散し、N+ 不純物
拡散層2を形成すると同時に、そのN+ 不純物拡散層
2上にシリコン酸化膜3を10000〜15000Åの
厚さに形成し、その後トレンチ7の底部に形成されたシ
リコン酸化膜3を除去する(図4)。
板1を50μm程度の深さに異方性のドライエッチング
を行うことにより、トレンチ7を形成する。このトレン
チ7は、平坦な底部を有する柱状をなしている。(図3
)。次に、残存するレジスト5を除去し、トレンチ7の
内壁および底部にN+ 不純物を拡散し、N+ 不純物
拡散層2を形成すると同時に、そのN+ 不純物拡散層
2上にシリコン酸化膜3を10000〜15000Åの
厚さに形成し、その後トレンチ7の底部に形成されたシ
リコン酸化膜3を除去する(図4)。
【0009】次に、先に形成したシリコン窒化膜4を熱
リン酸により除去した後、トレンチ7に選択エピ技術を
用いて、たとえばp型エピタキシャル層6を成長させる
。さらに、そのp型エピタキシャル層6上を約1000
0Åの厚さの酸化膜3を形成する(図5)。次に、シリ
コン酸化膜3が形成されている半導体基板1表面側にポ
リシリコン8を約600μm堆積し、その後半導体基板
1裏面側より素子形成領域が出現するまでラッピングす
ることにより、異なる特性をもつ素子形成領域を有する
半導体装置が形成される(図6)。
リン酸により除去した後、トレンチ7に選択エピ技術を
用いて、たとえばp型エピタキシャル層6を成長させる
。さらに、そのp型エピタキシャル層6上を約1000
0Åの厚さの酸化膜3を形成する(図5)。次に、シリ
コン酸化膜3が形成されている半導体基板1表面側にポ
リシリコン8を約600μm堆積し、その後半導体基板
1裏面側より素子形成領域が出現するまでラッピングす
ることにより、異なる特性をもつ素子形成領域を有する
半導体装置が形成される(図6)。
【0010】
【発明の効果】 以上説明したように、本発明によれ
ば、従来の誘電体分離法に選択エピタキシャル法を組み
込む工程、すなわち平坦な底部を有するトレンチを基板
に設け、そのトレンチにエピタキシャル層を形成する工
程を設けたので同一基板上に容易に異なる特性をもつ素
子形成領域を構築できる。その結果、フレキシビリティ
に富んだ半導体装置の製造方法を提供できる。
ば、従来の誘電体分離法に選択エピタキシャル法を組み
込む工程、すなわち平坦な底部を有するトレンチを基板
に設け、そのトレンチにエピタキシャル層を形成する工
程を設けたので同一基板上に容易に異なる特性をもつ素
子形成領域を構築できる。その結果、フレキシビリティ
に富んだ半導体装置の製造方法を提供できる。
【図1】 本発明実施例を経時的に示す模式断面図
【
図2】 本発明実施例を経時的に示す模式断面図
図2】 本発明実施例を経時的に示す模式断面図
【図
3】 本発明実施例を経時的に示す模式断面図
3】 本発明実施例を経時的に示す模式断面図
【図4
】 本発明実施例を経時的に示す模式断面図
】 本発明実施例を経時的に示す模式断面図
【図5】
本発明実施例を経時的に示す模式断面図
本発明実施例を経時的に示す模式断面図
【図6】
本発明実施例を経時的に示す模式断面図
本発明実施例を経時的に示す模式断面図
【図7】
従来例を経時的に示す模式断面図
従来例を経時的に示す模式断面図
【図8】 従来例を
経時的に示す模式断面図
経時的に示す模式断面図
【図9】 従来例を経時的に
示す模式断面図
示す模式断面図
【図10】 従来例を経時的に示す模
式断面図
式断面図
【図11】 従来例を経時的に示す模式断面
図
図
1・・・・N型半導体基板
2・・・・N+ 不純物拡散層
3・・・・シリコン酸化膜
4・・・・SiN
5・・・・レジスト
6・・・・p型エピタキシャル層
7・・・・トレンチ
Claims (1)
- 【請求項1】 第1導電型半導体基板表面上に第1導
電型不純物を拡散することにより第1導電型不純物拡散
層を形成すると同時に、その第1導電型不純物拡散層上
に第1酸化膜を形成し、その後その第1酸化膜上に窒化
膜を形成し、次いでその窒化膜上にレジストを形成した
後、上記第1導電型不純物拡散層上の上記第1酸化膜と
上記窒化膜および上記レジストの所定部位を除去し、次
いでその除去した上記第1酸化膜直下の上記第1導電型
半導体基板をエッチングすることにより底部が平坦な形
状のトレンチを形成し、次いで残存する上記レジストを
除去した後、上記第1導電型不純物を上記トレンチの内
壁および底部に拡散することにより第1導電型不純物拡
散層を形成すると同時に、そのトレンチの内壁および底
部の第1導電型不純物拡散層上に第2酸化膜を形成し、
その後上記トレンチ底部の第2酸化膜を除去し、次いで
残存する上記窒化膜を除去した後、上記トレンチにエピ
タキシャル層を形成し、その後そのエピタキシャル層上
に第3酸化膜を形成し、次いで、上記第1,第2および
第3の酸化膜上に支持体を形成した後、上記基板裏面か
ら素子形成領域が出現するまでラッピングする半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40315790A JPH04217342A (ja) | 1990-12-18 | 1990-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40315790A JPH04217342A (ja) | 1990-12-18 | 1990-12-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04217342A true JPH04217342A (ja) | 1992-08-07 |
Family
ID=18512919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP40315790A Pending JPH04217342A (ja) | 1990-12-18 | 1990-12-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04217342A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7067387B2 (en) * | 2003-08-28 | 2006-06-27 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing dielectric isolated silicon structure |
-
1990
- 1990-12-18 JP JP40315790A patent/JPH04217342A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7067387B2 (en) * | 2003-08-28 | 2006-06-27 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing dielectric isolated silicon structure |
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