JPH05343516A - 素子分離構造とその製造方法 - Google Patents
素子分離構造とその製造方法Info
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- JPH05343516A JPH05343516A JP14568092A JP14568092A JPH05343516A JP H05343516 A JPH05343516 A JP H05343516A JP 14568092 A JP14568092 A JP 14568092A JP 14568092 A JP14568092 A JP 14568092A JP H05343516 A JPH05343516 A JP H05343516A
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- Japan
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- polysilicon
- oxide film
- opening
- silicon substrate
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Abstract
(57)【要約】
【目的】素子分離領域を縮小してＬＳＩ等の半導体装置
の高集積化を図りながら、シリコン基板の結晶欠陥によ
るリーク電流を低減し得る素子分離構造及びその製造方
法を提供する。 【構成】シリコン基板１０上に配したポリシリコン膜を
選択的に酸化してなる酸化膜１８と、該酸化膜底部の略
中央部から突出した酸化層２２とを有してなる。
の高集積化を図りながら、シリコン基板の結晶欠陥によ
るリーク電流を低減し得る素子分離構造及びその製造方
法を提供する。 【構成】シリコン基板１０上に配したポリシリコン膜を
選択的に酸化してなる酸化膜１８と、該酸化膜底部の略
中央部から突出した酸化層２２とを有してなる。
Description
【０００１】
【産業上の利用分野】本発明は、素子分離構造及びその
製造方法に係り、特に、ＬＯＣＯＳのフィールド酸化膜
（選択酸化膜）を利用して形成した素子分離構造及びそ
の製造方法に関するものである。
製造方法に係り、特に、ＬＯＣＯＳのフィールド酸化膜
（選択酸化膜）を利用して形成した素子分離構造及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】ＬＳＩ等の半導体装置の素子分離の一つ
の構造であるＬＯＣＯＳ（LOCal Oxidation of Silico
n）はまず図５（ａ）に示すように、シリコン（Ｓｉ）
基板１０上に熱酸化によりパッド酸化膜１、その上にＣ
ＶＤ（化学的気相成長）法によりシリコン窒化膜（Ｓｉ
Ｎ膜）３を形成する。
の構造であるＬＯＣＯＳ（LOCal Oxidation of Silico
n）はまず図５（ａ）に示すように、シリコン（Ｓｉ）
基板１０上に熱酸化によりパッド酸化膜１、その上にＣ
ＶＤ（化学的気相成長）法によりシリコン窒化膜（Ｓｉ
Ｎ膜）３を形成する。
【０００３】次に、レジストを全面に塗布した後、レジ
ストをパターニングし、レジストパターン６を形成し
（図５（ｂ））、このレジストパターン６をマスクとし
てＳｉＮ膜パターン３ａを形成する。
ストをパターニングし、レジストパターン６を形成し
（図５（ｂ））、このレジストパターン６をマスクとし
てＳｉＮ膜パターン３ａを形成する。
【０００４】その後、図５（ｃ）に示すようにＳｉＮ膜
パターン３ａをマスクとして熱酸化により選択的にフィ
ールド酸化膜８を形成し、ＳｉＮ膜パターン３ａを除去
して図５（ｄ）を得る。
パターン３ａをマスクとして熱酸化により選択的にフィ
ールド酸化膜８を形成し、ＳｉＮ膜パターン３ａを除去
して図５（ｄ）を得る。
【０００５】このように、ＬＯＣＯＳは製法が単純・容
易で、且つ汎用電源電圧（６Ｖ以下）で充分な素子分離
特性を有するため、半導体プロセスで広く使用されてい
る。
易で、且つ汎用電源電圧（６Ｖ以下）で充分な素子分離
特性を有するため、半導体プロセスで広く使用されてい
る。
【０００６】
【発明が解決しようとする課題】近年、半導体デバイス
の微細化により０．２５μｍルールの素子分離も必要と
なっている。
の微細化により０．２５μｍルールの素子分離も必要と
なっている。
【０００７】０．２５μｍ程度の幅のＬＯＣＯＳ（フィ
ールド酸化膜）８ａは図６（ａ）に示すように、その形
状が上下そのふくらみを増大させて、シリコンに対して
矢印Ａで示す方向に応力を与え、その結果、ＬＯＣＯＳ
近傍のシリコンに対して結晶欠陥７を増大させる。この
応力Ａは、バーズビークを小さくするためにパッド酸化
膜を薄くすると増大する。
ールド酸化膜）８ａは図６（ａ）に示すように、その形
状が上下そのふくらみを増大させて、シリコンに対して
矢印Ａで示す方向に応力を与え、その結果、ＬＯＣＯＳ
近傍のシリコンに対して結晶欠陥７を増大させる。この
応力Ａは、バーズビークを小さくするためにパッド酸化
膜を薄くすると増大する。
【０００８】また、図６（ｂ）に示すように、ＬＯＣＯ
Ｓ８ａ上に配線５を形成した場合、ＭＯＳトランジスタ
の構造となり、設計ルールの微細化に対して寄生ＭＯＳ
トランジスタのＶｔｈ、且つパンチスルー電圧を保つた
めパッド酸化膜の膜厚を保つとその端部においてバーズ
ビークによる寸法変換が無視できなくなる。なお、図中
２１はＮ+拡散領域である。
Ｓ８ａ上に配線５を形成した場合、ＭＯＳトランジスタ
の構造となり、設計ルールの微細化に対して寄生ＭＯＳ
トランジスタのＶｔｈ、且つパンチスルー電圧を保つた
めパッド酸化膜の膜厚を保つとその端部においてバーズ
ビークによる寸法変換が無視できなくなる。なお、図中
２１はＮ+拡散領域である。
【０００９】そこで本発明は、素子分離領域を縮小し
て、ＬＳＩ等の半導体装置の高集積化を図りながら、シ
リコン基板の結晶欠陥によるリーク電流を低減し得る素
子分離構造及びその製造方法を提供することを目的とす
る。
て、ＬＳＩ等の半導体装置の高集積化を図りながら、シ
リコン基板の結晶欠陥によるリーク電流を低減し得る素
子分離構造及びその製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記課題は本発明によれ
ば、シリコン基板上に配したポリシリコン膜を選択的に
酸化してなる酸化膜と、該酸化膜底部の略中部から突出
した酸化層とを有してなることを特徴とする素子分離構
造によって解決される。
ば、シリコン基板上に配したポリシリコン膜を選択的に
酸化してなる酸化膜と、該酸化膜底部の略中部から突出
した酸化層とを有してなることを特徴とする素子分離構
造によって解決される。
【００１１】更に上記課題は本発明によれば、シリコン
基板上にパッド酸化膜、第１ポリシリコン膜、第１シリ
コン窒化膜、第２ポリシリコン膜そして第２シリコン窒
化膜を順次形成する工程、前記第２シリコン窒化膜、前
記第２ポリシリコン膜、そして前記第１シリコン窒化膜
を順次異方性エッチングにより選択的に除去することに
より開口を形成して前記第１ポリシリコン膜を露出する
工程、前記露出した第１ポリシリコン膜を酸化して選択
的に酸化膜を形成する工程、全面に第３ポリシリコン膜
を形成した後、エッチバックを行い、前記開口側面にポ
リシリコンサイドウォールを形成する工程、前記ポリシ
リコンサイドウォールをマスクとして前記フィールド酸
化膜に開口を形成する工程、次に前記フィールド酸化膜
をマスクとして前記シリコン基板に開口を形成する工
程、前記シリコン基板の開口面を酸化した後、全面に第
４ポリシリコンを堆積させて、前記フィールド酸化膜及
びシリコン基板の開口にポリシリコンを埋め込む工程、
前記第１シリコン窒化膜面まで前記第４ポリシリコンを
平坦化する工程、そして露出第４ポリシリコンを酸化し
た後、前記第１シリコン窒化膜及び第１ポリシリコン膜
を除去する工程を含むことを特徴とする素子分離構造の
製造方法によて解決される。
基板上にパッド酸化膜、第１ポリシリコン膜、第１シリ
コン窒化膜、第２ポリシリコン膜そして第２シリコン窒
化膜を順次形成する工程、前記第２シリコン窒化膜、前
記第２ポリシリコン膜、そして前記第１シリコン窒化膜
を順次異方性エッチングにより選択的に除去することに
より開口を形成して前記第１ポリシリコン膜を露出する
工程、前記露出した第１ポリシリコン膜を酸化して選択
的に酸化膜を形成する工程、全面に第３ポリシリコン膜
を形成した後、エッチバックを行い、前記開口側面にポ
リシリコンサイドウォールを形成する工程、前記ポリシ
リコンサイドウォールをマスクとして前記フィールド酸
化膜に開口を形成する工程、次に前記フィールド酸化膜
をマスクとして前記シリコン基板に開口を形成する工
程、前記シリコン基板の開口面を酸化した後、全面に第
４ポリシリコンを堆積させて、前記フィールド酸化膜及
びシリコン基板の開口にポリシリコンを埋め込む工程、
前記第１シリコン窒化膜面まで前記第４ポリシリコンを
平坦化する工程、そして露出第４ポリシリコンを酸化し
た後、前記第１シリコン窒化膜及び第１ポリシリコン膜
を除去する工程を含むことを特徴とする素子分離構造の
製造方法によて解決される。
【００１２】本発明では、前記ポリシリコンサイドウォ
ールをマスクとしてフィールド酸化膜に開口を形成する
工程で前記第２シリコン窒化膜が残存した場合、加熱燐
酸で除去することが好ましい。
ールをマスクとしてフィールド酸化膜に開口を形成する
工程で前記第２シリコン窒化膜が残存した場合、加熱燐
酸で除去することが好ましい。
【００１３】また、本発明では前記フィールド酸化膜を
マスクとしてシリコン基板に開口を形成した後、水酸化
カリウム溶液を用いて、該シリコン基板表面の不純物及
び前記ポリシリコンサイドウォールエッチング残渣を除
去することが好ましい。
マスクとしてシリコン基板に開口を形成した後、水酸化
カリウム溶液を用いて、該シリコン基板表面の不純物及
び前記ポリシリコンサイドウォールエッチング残渣を除
去することが好ましい。
【００１４】
【作用】本発明によれば、図１に示した様に０．２５μ
ｍ幅の選択酸化膜（フィールド酸化膜）１８が、シリコ
ン（Ｓｉ）基板１０上に配置されたポリシリコン（ｐｏ
ｌｙ−Ｓｉ）膜を酸化することにより形成されているた
め、従来のＳｉ基板面で形成した選択酸化膜と比較して
バーズビーク及び底面の応力のＳｉ基板への影響が抑制
される。
ｍ幅の選択酸化膜（フィールド酸化膜）１８が、シリコ
ン（Ｓｉ）基板１０上に配置されたポリシリコン（ｐｏ
ｌｙ−Ｓｉ）膜を酸化することにより形成されているた
め、従来のＳｉ基板面で形成した選択酸化膜と比較して
バーズビーク及び底面の応力のＳｉ基板への影響が抑制
される。
【００１５】しかも本発明では、選択酸化膜１８の底部
略中央部からの突出した酸化層が形成されているため、
パンチスルーをも抑制でき、良好な微細（０．２５μｍ
程度）な素子分離構造を得ることができる。
略中央部からの突出した酸化層が形成されているため、
パンチスルーをも抑制でき、良好な微細（０．２５μｍ
程度）な素子分離構造を得ることができる。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１７】図１は、本発明の素子分離構造の一実施例
を示す断面図である。
を示す断面図である。
【００１８】図１に示すように、本発明の素子分離構造
はシリコン（Ｓｉ）基板１０上方で選択的に形成したフ
ィールド酸化膜（ＬＯＣＯＳ）１８とそのＬＯＣＯＳ１
８の略中央部から突出したＳｉＯ2膜２２できのこ状に
構成されている。ＬＯＣＯＳ１８は、その幅が０．２５
μｍ，突出部のＳｉＯ2膜２２の深さはＬＯＣＯＳ底部
から約２５０ｎｍとした。本素子分離構造の内部には、
ポリシリコン（ｐｏｌｙ−Ｓｉ）層１９が埋め込まれて
いる。
はシリコン（Ｓｉ）基板１０上方で選択的に形成したフ
ィールド酸化膜（ＬＯＣＯＳ）１８とそのＬＯＣＯＳ１
８の略中央部から突出したＳｉＯ2膜２２できのこ状に
構成されている。ＬＯＣＯＳ１８は、その幅が０．２５
μｍ，突出部のＳｉＯ2膜２２の深さはＬＯＣＯＳ底部
から約２５０ｎｍとした。本素子分離構造の内部には、
ポリシリコン（ｐｏｌｙ−Ｓｉ）層１９が埋め込まれて
いる。
【００１９】この構造では、ＬＯＣＯＳ１８がＳｉ基板
１０上方の特にｐｏｌｙ−Ｓｉを酸化して形成している
ためＳｉ基板１０への応力は通常のＬＯＣＯＳの場合よ
り小さい。
１０上方の特にｐｏｌｙ−Ｓｉを酸化して形成している
ためＳｉ基板１０への応力は通常のＬＯＣＯＳの場合よ
り小さい。
【００２０】また、パンチスルー等は突出部のＳｉＯ2
膜２２より防止され、０．２５μｍ幅の微細な素子分離
を可能としている。
膜２２より防止され、０．２５μｍ幅の微細な素子分離
を可能としている。
【００２１】図２及び図３は、上記素子分離構造の製造
方法の一実施例を示す工程断面図である。
方法の一実施例を示す工程断面図である。
【００２２】まず図２（ａ）に示すように、シリコン
（Ｓｉ）基板１０上に熱酸化により３ｎｍの厚さにパッ
ド（Pad）酸化膜（ＳｉＯ2）１１を形成し、更にＣＶＤ
（化学的気相成長）法により５０ｎｍの厚さにポリシリ
コン（ｐｏｌｙ−Ｓｉ）膜１２、同様にＣＶＤ法により
５０ｎｍの厚さにシリコン窒化膜（ＳｉＮ）１３またＣ
ＶＤ法により５０ｎｍの厚さにｐｏｌｙ−Ｓｉ膜１４、
ＳｉＮ膜１５を順次形成する。
（Ｓｉ）基板１０上に熱酸化により３ｎｍの厚さにパッ
ド（Pad）酸化膜（ＳｉＯ2）１１を形成し、更にＣＶＤ
（化学的気相成長）法により５０ｎｍの厚さにポリシリ
コン（ｐｏｌｙ−Ｓｉ）膜１２、同様にＣＶＤ法により
５０ｎｍの厚さにシリコン窒化膜（ＳｉＮ）１３またＣ
ＶＤ法により５０ｎｍの厚さにｐｏｌｙ−Ｓｉ膜１４、
ＳｉＮ膜１５を順次形成する。
【００２３】次に図２（ｂ）に示すように、素子分離領
域となる部分を除去（開口）したレジストパターン１６
を形成する。その開口幅を０．２５μｍとした。
域となる部分を除去（開口）したレジストパターン１６
を形成する。その開口幅を０．２５μｍとした。
【００２４】次にレジストパターン１６をマスクとし
て、ＲＩＥ（反応性イオンエッチング）を用いた異方性
エッチングによって図２（ｃ）に示すように、ＳｉＮ膜
１５、ｐｏｌｙ−Ｓｉ膜１４、そしてその下のＳｉＮ膜
１３を順次除去する。このＲＩＥでは、次工程の酸化を
容易にするためＳｉＮ膜１３をオーバーエッチングして
いるためｐｏｌｙ−Ｓｉ膜１２の表面も一部エッチング
される。
て、ＲＩＥ（反応性イオンエッチング）を用いた異方性
エッチングによって図２（ｃ）に示すように、ＳｉＮ膜
１５、ｐｏｌｙ−Ｓｉ膜１４、そしてその下のＳｉＮ膜
１３を順次除去する。このＲＩＥでは、次工程の酸化を
容易にするためＳｉＮ膜１３をオーバーエッチングして
いるためｐｏｌｙ−Ｓｉ膜１２の表面も一部エッチング
される。
【００２５】次に図３（ａ）に示すように、熱酸化によ
りｐｏｌｙ−Ｓｉ膜１２そしてＳｉ基板１０を酸化し、
１４０ｎｍの厚さのフィールド酸化膜１８を形成する。
りｐｏｌｙ−Ｓｉ膜１２そしてＳｉ基板１０を酸化し、
１４０ｎｍの厚さのフィールド酸化膜１８を形成する。
【００２６】次に図３（ｂ）に示すように、ＣＶＤ法に
より８０ｎｍの厚さにｐｏｌｙ−Ｓｉ膜１９を堆積した
後、ＲＩＥにより約１００ｎｍの厚さをエッチバックし
てｐｏｌｙ−Ｓｉサイドウォール１９ａを形成する。
より８０ｎｍの厚さにｐｏｌｙ−Ｓｉ膜１９を堆積した
後、ＲＩＥにより約１００ｎｍの厚さをエッチバックし
てｐｏｌｙ−Ｓｉサイドウォール１９ａを形成する。
【００２７】次に、ｐｏｌｙ−Ｓｉサイドウォール１９
ａをマスクとしてＲＩＥによりフィールド酸化膜１８の
中央に開孔２０を設ける（図３（ｃ））。この工程で、
ＳｉＮ膜１５を同時に全てエッチング除去する。
ａをマスクとしてＲＩＥによりフィールド酸化膜１８の
中央に開孔２０を設ける（図３（ｃ））。この工程で、
ＳｉＮ膜１５を同時に全てエッチング除去する。
【００２８】その後、フィールド酸化膜１８をマスクと
してＲＩＥを用い、Ｓｉ基板１０に０．１μｍの幅で２
５０ｎｍの深さの開孔２０ａを開孔２０に連続して図４
（ａ）に示すように形成する。この際、ｐｏｌｙ−Ｓｉ
サイドウォール１９ａ及びｐｏｌｙ−Ｓｉ膜１４も同時
に除去される。
してＲＩＥを用い、Ｓｉ基板１０に０．１μｍの幅で２
５０ｎｍの深さの開孔２０ａを開孔２０に連続して図４
（ａ）に示すように形成する。この際、ｐｏｌｙ−Ｓｉ
サイドウォール１９ａ及びｐｏｌｙ−Ｓｉ膜１４も同時
に除去される。
【００２９】次に図４（ｂ）に示すように、熱酸化によ
り開口２０ａの側面に約５ｎｍの厚さにＳｉＯ2膜２２
がＬＯＣＯＳ１８底部の略中央から突出した酸化層とな
る。この熱酸化工程でフィールド酸化膜全体にも酸化が
進行して膜厚が増加する。その後、ＣＶＤ法によりｐｏ
ｌｙ−Ｓｉを全面約３００ｎｍ堆積してｐｏｌｙ−Ｓｉ
膜２４として開口２０，２０ａを埋め込む（図４
（ｃ））。
り開口２０ａの側面に約５ｎｍの厚さにＳｉＯ2膜２２
がＬＯＣＯＳ１８底部の略中央から突出した酸化層とな
る。この熱酸化工程でフィールド酸化膜全体にも酸化が
進行して膜厚が増加する。その後、ＣＶＤ法によりｐｏ
ｌｙ−Ｓｉを全面約３００ｎｍ堆積してｐｏｌｙ−Ｓｉ
膜２４として開口２０，２０ａを埋め込む（図４
（ｃ））。
【００３０】次に、研磨（ポリッシュ）によりｐｏｌｙ
−Ｓｉ膜２４をエッチングして表面を平坦化する。この
エッチングでは、ＳｉＮ膜１３がエッチングストッパと
して作用する。
−Ｓｉ膜２４をエッチングして表面を平坦化する。この
エッチングでは、ＳｉＮ膜１３がエッチングストッパと
して作用する。
【００３１】その後、露出しているｐｏｌｙ−Ｓｉを熱
酸化して素子分離領域の上面がＳｉＯ2によって被覆し
ているようにした後、ＳｉＮ膜１３を加熱した燐酸で除
去し、続いてｐｏｌｙ−Ｓｉ膜１２を水酸化カリウム
（ＫＯＨ）溶液で除去する。
酸化して素子分離領域の上面がＳｉＯ2によって被覆し
ているようにした後、ＳｉＮ膜１３を加熱した燐酸で除
去し、続いてｐｏｌｙ−Ｓｉ膜１２を水酸化カリウム
（ＫＯＨ）溶液で除去する。
【００３２】このようにして図１に示した素子分離構造
を得る。
を得る。
【００３３】上記図３（ｃ）に示した開孔２０をＲＩＥ
で形成する際、ＳｉＮ膜１５が完全にエッチングされず
に一部残存する場合、上述と同様に加熱したリン酸を用
いて完全に除去する。
で形成する際、ＳｉＮ膜１５が完全にエッチングされず
に一部残存する場合、上述と同様に加熱したリン酸を用
いて完全に除去する。
【００３４】また、図３（ｃ）に続く図４（ａ）に示し
たシリコン基板１０の開口２０ａの形成の際、ＲＩＥに
よりＳｉ基板１０の打ち込まれた不純物やｐｏｌｙ−Ｓ
ｉサイドウォール１９ａのエッチング残りを取り去るこ
とを目的としてＫＯＨ溶液によるエッチングを行う。
たシリコン基板１０の開口２０ａの形成の際、ＲＩＥに
よりＳｉ基板１０の打ち込まれた不純物やｐｏｌｙ−Ｓ
ｉサイドウォール１９ａのエッチング残りを取り去るこ
とを目的としてＫＯＨ溶液によるエッチングを行う。
【００３５】
【発明の効果】以上説明した様に、本発明によれば素子
分離領域を、結晶欠陥発生を抑制し、且つ寄生ＭＯＳト
ランジスタのＶｔｈ，パンチスルー電圧を電源電圧に対
して充分高くとれる微細な高集積可能な構造とすること
ができる。
分離領域を、結晶欠陥発生を抑制し、且つ寄生ＭＯＳト
ランジスタのＶｔｈ，パンチスルー電圧を電源電圧に対
して充分高くとれる微細な高集積可能な構造とすること
ができる。
【図１】本発明に係る半導体素子分離構造の一実施例を
示す断面図である。
示す断面図である。
【図２】本発明に係る半導体素子分離構造を製造するた
めの前半工程断面図である。
めの前半工程断面図である。
【図３】本発明に係る半導体素子分離構造を製造するた
めの中間工程断面図である。
めの中間工程断面図である。
【図４】本発明に係る半導体素子分離構造を製造するた
めの後半工程断面図である。
めの後半工程断面図である。
【図５】従来のＬＯＣＯＳ工程を説明するための工程断
面図である。
面図である。
【図６】従来技術の問題を説明するための模式図であ
る。
る。
１，１１ パッド酸化膜 ３，１３，１５ シリコン窒化膜 ３ａ ＳｉＮ膜パターン ５ 配線 ７ 結晶欠陥 ８，８ａ，１８ フィールド酸化膜（ＬＯＣＯＳ） １０ シリコン（Ｓｉ）基板 １２，１４，２４ ポリシリコン（ｐｏｌｙ−Ｓｉ）膜 ６，１６ レジストパターン ２１ Ｎ+拡散領域 ２２ ＳｉＯ2膜（突出部）
Claims (4)
- 【請求項１】 シリコン基板上に配したポリシリコン膜
を選択的に酸化してなる酸化膜と、該酸化膜底部の略中
部から突出した酸化層とを有してなることを特徴とする
素子分離構造。 - 【請求項２】 シリコン基板上にパッド酸化膜、第１ポ
リシリコン膜、第１シリコン窒化膜、第２ポリシリコン
膜そして第２シリコン窒化膜を順次形成する工程、 前記第２シリコン窒化膜、前記第２ポリシリコン膜、そ
して前記第１シリコン窒化膜を順次異方性エッチングに
より選択的に除去することにより開口を形成して前記第
１ポリシリコン膜を露出する工程、 前記露出した第１ポリシリコン膜を酸化して選択的に酸
化膜を形成する工程、全面に第３ポリシリコン膜を形成
した後、エッチバックを行い、前記開口側面にポリシリ
コンサイドウォールを形成する工程、 前記ポリシリコンサイドウォールをマスクとして前記フ
ィールド酸化膜に開口を形成する工程、 次に前記フィールド酸化膜をマスクとして前記シリコン
基板に開口を形成する工程、 前記シリコン基板の開口面を酸化した後、全面に第４ポ
リシリコンを堆積させて、前記フィールド酸化膜及びシ
リコン基板の開口にポリシリコンを埋め込む工程、 前記第１シリコン窒化膜面まで前記第４ポリシリコンを
平坦化する工程、そして露出第４ポリシリコンを酸化し
た後、前記第１シリコン窒化膜及び第１ポリシリコン膜
を除去する工程を含むことを特徴とする素子分離構造の
製造方法。 - 【請求項３】 前記ポリシリコンサイドウォールをマス
クとしてフィールド酸化膜に開口を形成する工程で前記
第２シリコン窒化膜が残存した場合、加熱燐酸で除去す
ることを特徴とする請求項２記載の方法。 - 【請求項４】 前記フィールド酸化膜をマスクとしてシ
リコン基板に開口を形成した後、水酸化カリウム溶液を
用いて、該シリコン基板表面の不純物及び前記ポリシリ
コンサイドウォールエッチング残渣を除去することを特
徴とする請求項２記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14568092A JPH05343516A (ja) | 1992-06-05 | 1992-06-05 | 素子分離構造とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14568092A JPH05343516A (ja) | 1992-06-05 | 1992-06-05 | 素子分離構造とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343516A true JPH05343516A (ja) | 1993-12-24 |
Family
ID=15390607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14568092A Pending JPH05343516A (ja) | 1992-06-05 | 1992-06-05 | 素子分離構造とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343516A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017800A (en) * | 1997-07-14 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating thereof |
-
1992
- 1992-06-05 JP JP14568092A patent/JPH05343516A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017800A (en) * | 1997-07-14 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating thereof |
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