JPH05343516A - 素子分離構造とその製造方法 - Google Patents
素子分離構造とその製造方法Info
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- JPH05343516A JPH05343516A JP14568092A JP14568092A JPH05343516A JP H05343516 A JPH05343516 A JP H05343516A JP 14568092 A JP14568092 A JP 14568092A JP 14568092 A JP14568092 A JP 14568092A JP H05343516 A JPH05343516 A JP H05343516A
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Abstract
(57)【要約】
【目的】素子分離領域を縮小してLSI等の半導体装置
の高集積化を図りながら、シリコン基板の結晶欠陥によ
るリーク電流を低減し得る素子分離構造及びその製造方
法を提供する。 【構成】シリコン基板10上に配したポリシリコン膜を
選択的に酸化してなる酸化膜18と、該酸化膜底部の略
中央部から突出した酸化層22とを有してなる。
の高集積化を図りながら、シリコン基板の結晶欠陥によ
るリーク電流を低減し得る素子分離構造及びその製造方
法を提供する。 【構成】シリコン基板10上に配したポリシリコン膜を
選択的に酸化してなる酸化膜18と、該酸化膜底部の略
中央部から突出した酸化層22とを有してなる。
Description
【0001】
【産業上の利用分野】本発明は、素子分離構造及びその
製造方法に係り、特に、LOCOSのフィールド酸化膜
(選択酸化膜)を利用して形成した素子分離構造及びそ
の製造方法に関するものである。
製造方法に係り、特に、LOCOSのフィールド酸化膜
(選択酸化膜)を利用して形成した素子分離構造及びそ
の製造方法に関するものである。
【0002】
【従来の技術】LSI等の半導体装置の素子分離の一つ
の構造であるLOCOS(LOCal Oxidation of Silico
n)はまず図5(a)に示すように、シリコン(Si)
基板10上に熱酸化によりパッド酸化膜1、その上にC
VD(化学的気相成長)法によりシリコン窒化膜(Si
N膜)3を形成する。
の構造であるLOCOS(LOCal Oxidation of Silico
n)はまず図5(a)に示すように、シリコン(Si)
基板10上に熱酸化によりパッド酸化膜1、その上にC
VD(化学的気相成長)法によりシリコン窒化膜(Si
N膜)3を形成する。
【0003】次に、レジストを全面に塗布した後、レジ
ストをパターニングし、レジストパターン6を形成し
(図5(b))、このレジストパターン6をマスクとし
てSiN膜パターン3aを形成する。
ストをパターニングし、レジストパターン6を形成し
(図5(b))、このレジストパターン6をマスクとし
てSiN膜パターン3aを形成する。
【0004】その後、図5(c)に示すようにSiN膜
パターン3aをマスクとして熱酸化により選択的にフィ
ールド酸化膜8を形成し、SiN膜パターン3aを除去
して図5(d)を得る。
パターン3aをマスクとして熱酸化により選択的にフィ
ールド酸化膜8を形成し、SiN膜パターン3aを除去
して図5(d)を得る。
【0005】このように、LOCOSは製法が単純・容
易で、且つ汎用電源電圧(6V以下)で充分な素子分離
特性を有するため、半導体プロセスで広く使用されてい
る。
易で、且つ汎用電源電圧(6V以下)で充分な素子分離
特性を有するため、半導体プロセスで広く使用されてい
る。
【0006】
【発明が解決しようとする課題】近年、半導体デバイス
の微細化により0.25μmルールの素子分離も必要と
なっている。
の微細化により0.25μmルールの素子分離も必要と
なっている。
【0007】0.25μm程度の幅のLOCOS(フィ
ールド酸化膜)8aは図6(a)に示すように、その形
状が上下そのふくらみを増大させて、シリコンに対して
矢印Aで示す方向に応力を与え、その結果、LOCOS
近傍のシリコンに対して結晶欠陥7を増大させる。この
応力Aは、バーズビークを小さくするためにパッド酸化
膜を薄くすると増大する。
ールド酸化膜)8aは図6(a)に示すように、その形
状が上下そのふくらみを増大させて、シリコンに対して
矢印Aで示す方向に応力を与え、その結果、LOCOS
近傍のシリコンに対して結晶欠陥7を増大させる。この
応力Aは、バーズビークを小さくするためにパッド酸化
膜を薄くすると増大する。
【0008】また、図6(b)に示すように、LOCO
S8a上に配線5を形成した場合、MOSトランジスタ
の構造となり、設計ルールの微細化に対して寄生MOS
トランジスタのVth、且つパンチスルー電圧を保つた
めパッド酸化膜の膜厚を保つとその端部においてバーズ
ビークによる寸法変換が無視できなくなる。なお、図中
21はN+拡散領域である。
S8a上に配線5を形成した場合、MOSトランジスタ
の構造となり、設計ルールの微細化に対して寄生MOS
トランジスタのVth、且つパンチスルー電圧を保つた
めパッド酸化膜の膜厚を保つとその端部においてバーズ
ビークによる寸法変換が無視できなくなる。なお、図中
21はN+拡散領域である。
【0009】そこで本発明は、素子分離領域を縮小し
て、LSI等の半導体装置の高集積化を図りながら、シ
リコン基板の結晶欠陥によるリーク電流を低減し得る素
子分離構造及びその製造方法を提供することを目的とす
る。
て、LSI等の半導体装置の高集積化を図りながら、シ
リコン基板の結晶欠陥によるリーク電流を低減し得る素
子分離構造及びその製造方法を提供することを目的とす
る。
【0010】
【課題を解決するための手段】上記課題は本発明によれ
ば、シリコン基板上に配したポリシリコン膜を選択的に
酸化してなる酸化膜と、該酸化膜底部の略中部から突出
した酸化層とを有してなることを特徴とする素子分離構
造によって解決される。
ば、シリコン基板上に配したポリシリコン膜を選択的に
酸化してなる酸化膜と、該酸化膜底部の略中部から突出
した酸化層とを有してなることを特徴とする素子分離構
造によって解決される。
【0011】更に上記課題は本発明によれば、シリコン
基板上にパッド酸化膜、第1ポリシリコン膜、第1シリ
コン窒化膜、第2ポリシリコン膜そして第2シリコン窒
化膜を順次形成する工程、前記第2シリコン窒化膜、前
記第2ポリシリコン膜、そして前記第1シリコン窒化膜
を順次異方性エッチングにより選択的に除去することに
より開口を形成して前記第1ポリシリコン膜を露出する
工程、前記露出した第1ポリシリコン膜を酸化して選択
的に酸化膜を形成する工程、全面に第3ポリシリコン膜
を形成した後、エッチバックを行い、前記開口側面にポ
リシリコンサイドウォールを形成する工程、前記ポリシ
リコンサイドウォールをマスクとして前記フィールド酸
化膜に開口を形成する工程、次に前記フィールド酸化膜
をマスクとして前記シリコン基板に開口を形成する工
程、前記シリコン基板の開口面を酸化した後、全面に第
4ポリシリコンを堆積させて、前記フィールド酸化膜及
びシリコン基板の開口にポリシリコンを埋め込む工程、
前記第1シリコン窒化膜面まで前記第4ポリシリコンを
平坦化する工程、そして露出第4ポリシリコンを酸化し
た後、前記第1シリコン窒化膜及び第1ポリシリコン膜
を除去する工程を含むことを特徴とする素子分離構造の
製造方法によて解決される。
基板上にパッド酸化膜、第1ポリシリコン膜、第1シリ
コン窒化膜、第2ポリシリコン膜そして第2シリコン窒
化膜を順次形成する工程、前記第2シリコン窒化膜、前
記第2ポリシリコン膜、そして前記第1シリコン窒化膜
を順次異方性エッチングにより選択的に除去することに
より開口を形成して前記第1ポリシリコン膜を露出する
工程、前記露出した第1ポリシリコン膜を酸化して選択
的に酸化膜を形成する工程、全面に第3ポリシリコン膜
を形成した後、エッチバックを行い、前記開口側面にポ
リシリコンサイドウォールを形成する工程、前記ポリシ
リコンサイドウォールをマスクとして前記フィールド酸
化膜に開口を形成する工程、次に前記フィールド酸化膜
をマスクとして前記シリコン基板に開口を形成する工
程、前記シリコン基板の開口面を酸化した後、全面に第
4ポリシリコンを堆積させて、前記フィールド酸化膜及
びシリコン基板の開口にポリシリコンを埋め込む工程、
前記第1シリコン窒化膜面まで前記第4ポリシリコンを
平坦化する工程、そして露出第4ポリシリコンを酸化し
た後、前記第1シリコン窒化膜及び第1ポリシリコン膜
を除去する工程を含むことを特徴とする素子分離構造の
製造方法によて解決される。
【0012】本発明では、前記ポリシリコンサイドウォ
ールをマスクとしてフィールド酸化膜に開口を形成する
工程で前記第2シリコン窒化膜が残存した場合、加熱燐
酸で除去することが好ましい。
ールをマスクとしてフィールド酸化膜に開口を形成する
工程で前記第2シリコン窒化膜が残存した場合、加熱燐
酸で除去することが好ましい。
【0013】また、本発明では前記フィールド酸化膜を
マスクとしてシリコン基板に開口を形成した後、水酸化
カリウム溶液を用いて、該シリコン基板表面の不純物及
び前記ポリシリコンサイドウォールエッチング残渣を除
去することが好ましい。
マスクとしてシリコン基板に開口を形成した後、水酸化
カリウム溶液を用いて、該シリコン基板表面の不純物及
び前記ポリシリコンサイドウォールエッチング残渣を除
去することが好ましい。
【0014】
【作用】本発明によれば、図1に示した様に0.25μ
m幅の選択酸化膜(フィールド酸化膜)18が、シリコ
ン(Si)基板10上に配置されたポリシリコン(po
ly−Si)膜を酸化することにより形成されているた
め、従来のSi基板面で形成した選択酸化膜と比較して
バーズビーク及び底面の応力のSi基板への影響が抑制
される。
m幅の選択酸化膜(フィールド酸化膜)18が、シリコ
ン(Si)基板10上に配置されたポリシリコン(po
ly−Si)膜を酸化することにより形成されているた
め、従来のSi基板面で形成した選択酸化膜と比較して
バーズビーク及び底面の応力のSi基板への影響が抑制
される。
【0015】しかも本発明では、選択酸化膜18の底部
略中央部からの突出した酸化層が形成されているため、
パンチスルーをも抑制でき、良好な微細(0.25μm
程度)な素子分離構造を得ることができる。
略中央部からの突出した酸化層が形成されているため、
パンチスルーをも抑制でき、良好な微細(0.25μm
程度)な素子分離構造を得ることができる。
【0016】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【0017】図1は、本発明の素子分離構造の一実施例
を示す断面図である。
を示す断面図である。
【0018】図1に示すように、本発明の素子分離構造
はシリコン(Si)基板10上方で選択的に形成したフ
ィールド酸化膜(LOCOS)18とそのLOCOS1
8の略中央部から突出したSiO2膜22できのこ状に
構成されている。LOCOS18は、その幅が0.25
μm,突出部のSiO2膜22の深さはLOCOS底部
から約250nmとした。本素子分離構造の内部には、
ポリシリコン(poly−Si)層19が埋め込まれて
いる。
はシリコン(Si)基板10上方で選択的に形成したフ
ィールド酸化膜(LOCOS)18とそのLOCOS1
8の略中央部から突出したSiO2膜22できのこ状に
構成されている。LOCOS18は、その幅が0.25
μm,突出部のSiO2膜22の深さはLOCOS底部
から約250nmとした。本素子分離構造の内部には、
ポリシリコン(poly−Si)層19が埋め込まれて
いる。
【0019】この構造では、LOCOS18がSi基板
10上方の特にpoly−Siを酸化して形成している
ためSi基板10への応力は通常のLOCOSの場合よ
り小さい。
10上方の特にpoly−Siを酸化して形成している
ためSi基板10への応力は通常のLOCOSの場合よ
り小さい。
【0020】また、パンチスルー等は突出部のSiO2
膜22より防止され、0.25μm幅の微細な素子分離
を可能としている。
膜22より防止され、0.25μm幅の微細な素子分離
を可能としている。
【0021】図2及び図3は、上記素子分離構造の製造
方法の一実施例を示す工程断面図である。
方法の一実施例を示す工程断面図である。
【0022】まず図2(a)に示すように、シリコン
(Si)基板10上に熱酸化により3nmの厚さにパッ
ド(Pad)酸化膜(SiO2)11を形成し、更にCVD
(化学的気相成長)法により50nmの厚さにポリシリ
コン(poly−Si)膜12、同様にCVD法により
50nmの厚さにシリコン窒化膜(SiN)13またC
VD法により50nmの厚さにpoly−Si膜14、
SiN膜15を順次形成する。
(Si)基板10上に熱酸化により3nmの厚さにパッ
ド(Pad)酸化膜(SiO2)11を形成し、更にCVD
(化学的気相成長)法により50nmの厚さにポリシリ
コン(poly−Si)膜12、同様にCVD法により
50nmの厚さにシリコン窒化膜(SiN)13またC
VD法により50nmの厚さにpoly−Si膜14、
SiN膜15を順次形成する。
【0023】次に図2(b)に示すように、素子分離領
域となる部分を除去(開口)したレジストパターン16
を形成する。その開口幅を0.25μmとした。
域となる部分を除去(開口)したレジストパターン16
を形成する。その開口幅を0.25μmとした。
【0024】次にレジストパターン16をマスクとし
て、RIE(反応性イオンエッチング)を用いた異方性
エッチングによって図2(c)に示すように、SiN膜
15、poly−Si膜14、そしてその下のSiN膜
13を順次除去する。このRIEでは、次工程の酸化を
容易にするためSiN膜13をオーバーエッチングして
いるためpoly−Si膜12の表面も一部エッチング
される。
て、RIE(反応性イオンエッチング)を用いた異方性
エッチングによって図2(c)に示すように、SiN膜
15、poly−Si膜14、そしてその下のSiN膜
13を順次除去する。このRIEでは、次工程の酸化を
容易にするためSiN膜13をオーバーエッチングして
いるためpoly−Si膜12の表面も一部エッチング
される。
【0025】次に図3(a)に示すように、熱酸化によ
りpoly−Si膜12そしてSi基板10を酸化し、
140nmの厚さのフィールド酸化膜18を形成する。
りpoly−Si膜12そしてSi基板10を酸化し、
140nmの厚さのフィールド酸化膜18を形成する。
【0026】次に図3(b)に示すように、CVD法に
より80nmの厚さにpoly−Si膜19を堆積した
後、RIEにより約100nmの厚さをエッチバックし
てpoly−Siサイドウォール19aを形成する。
より80nmの厚さにpoly−Si膜19を堆積した
後、RIEにより約100nmの厚さをエッチバックし
てpoly−Siサイドウォール19aを形成する。
【0027】次に、poly−Siサイドウォール19
aをマスクとしてRIEによりフィールド酸化膜18の
中央に開孔20を設ける(図3(c))。この工程で、
SiN膜15を同時に全てエッチング除去する。
aをマスクとしてRIEによりフィールド酸化膜18の
中央に開孔20を設ける(図3(c))。この工程で、
SiN膜15を同時に全てエッチング除去する。
【0028】その後、フィールド酸化膜18をマスクと
してRIEを用い、Si基板10に0.1μmの幅で2
50nmの深さの開孔20aを開孔20に連続して図4
(a)に示すように形成する。この際、poly−Si
サイドウォール19a及びpoly−Si膜14も同時
に除去される。
してRIEを用い、Si基板10に0.1μmの幅で2
50nmの深さの開孔20aを開孔20に連続して図4
(a)に示すように形成する。この際、poly−Si
サイドウォール19a及びpoly−Si膜14も同時
に除去される。
【0029】次に図4(b)に示すように、熱酸化によ
り開口20aの側面に約5nmの厚さにSiO2膜22
がLOCOS18底部の略中央から突出した酸化層とな
る。この熱酸化工程でフィールド酸化膜全体にも酸化が
進行して膜厚が増加する。その後、CVD法によりpo
ly−Siを全面約300nm堆積してpoly−Si
膜24として開口20,20aを埋め込む(図4
(c))。
り開口20aの側面に約5nmの厚さにSiO2膜22
がLOCOS18底部の略中央から突出した酸化層とな
る。この熱酸化工程でフィールド酸化膜全体にも酸化が
進行して膜厚が増加する。その後、CVD法によりpo
ly−Siを全面約300nm堆積してpoly−Si
膜24として開口20,20aを埋め込む(図4
(c))。
【0030】次に、研磨(ポリッシュ)によりpoly
−Si膜24をエッチングして表面を平坦化する。この
エッチングでは、SiN膜13がエッチングストッパと
して作用する。
−Si膜24をエッチングして表面を平坦化する。この
エッチングでは、SiN膜13がエッチングストッパと
して作用する。
【0031】その後、露出しているpoly−Siを熱
酸化して素子分離領域の上面がSiO2によって被覆し
ているようにした後、SiN膜13を加熱した燐酸で除
去し、続いてpoly−Si膜12を水酸化カリウム
(KOH)溶液で除去する。
酸化して素子分離領域の上面がSiO2によって被覆し
ているようにした後、SiN膜13を加熱した燐酸で除
去し、続いてpoly−Si膜12を水酸化カリウム
(KOH)溶液で除去する。
【0032】このようにして図1に示した素子分離構造
を得る。
を得る。
【0033】上記図3(c)に示した開孔20をRIE
で形成する際、SiN膜15が完全にエッチングされず
に一部残存する場合、上述と同様に加熱したリン酸を用
いて完全に除去する。
で形成する際、SiN膜15が完全にエッチングされず
に一部残存する場合、上述と同様に加熱したリン酸を用
いて完全に除去する。
【0034】また、図3(c)に続く図4(a)に示し
たシリコン基板10の開口20aの形成の際、RIEに
よりSi基板10の打ち込まれた不純物やpoly−S
iサイドウォール19aのエッチング残りを取り去るこ
とを目的としてKOH溶液によるエッチングを行う。
たシリコン基板10の開口20aの形成の際、RIEに
よりSi基板10の打ち込まれた不純物やpoly−S
iサイドウォール19aのエッチング残りを取り去るこ
とを目的としてKOH溶液によるエッチングを行う。
【0035】
【発明の効果】以上説明した様に、本発明によれば素子
分離領域を、結晶欠陥発生を抑制し、且つ寄生MOSト
ランジスタのVth,パンチスルー電圧を電源電圧に対
して充分高くとれる微細な高集積可能な構造とすること
ができる。
分離領域を、結晶欠陥発生を抑制し、且つ寄生MOSト
ランジスタのVth,パンチスルー電圧を電源電圧に対
して充分高くとれる微細な高集積可能な構造とすること
ができる。
【図1】本発明に係る半導体素子分離構造の一実施例を
示す断面図である。
示す断面図である。
【図2】本発明に係る半導体素子分離構造を製造するた
めの前半工程断面図である。
めの前半工程断面図である。
【図3】本発明に係る半導体素子分離構造を製造するた
めの中間工程断面図である。
めの中間工程断面図である。
【図4】本発明に係る半導体素子分離構造を製造するた
めの後半工程断面図である。
めの後半工程断面図である。
【図5】従来のLOCOS工程を説明するための工程断
面図である。
面図である。
【図6】従来技術の問題を説明するための模式図であ
る。
る。
1,11 パッド酸化膜 3,13,15 シリコン窒化膜 3a SiN膜パターン 5 配線 7 結晶欠陥 8,8a,18 フィールド酸化膜(LOCOS) 10 シリコン(Si)基板 12,14,24 ポリシリコン(poly−Si)膜 6,16 レジストパターン 21 N+拡散領域 22 SiO2膜(突出部)
Claims (4)
- 【請求項1】 シリコン基板上に配したポリシリコン膜
を選択的に酸化してなる酸化膜と、該酸化膜底部の略中
部から突出した酸化層とを有してなることを特徴とする
素子分離構造。 - 【請求項2】 シリコン基板上にパッド酸化膜、第1ポ
リシリコン膜、第1シリコン窒化膜、第2ポリシリコン
膜そして第2シリコン窒化膜を順次形成する工程、 前記第2シリコン窒化膜、前記第2ポリシリコン膜、そ
して前記第1シリコン窒化膜を順次異方性エッチングに
より選択的に除去することにより開口を形成して前記第
1ポリシリコン膜を露出する工程、 前記露出した第1ポリシリコン膜を酸化して選択的に酸
化膜を形成する工程、全面に第3ポリシリコン膜を形成
した後、エッチバックを行い、前記開口側面にポリシリ
コンサイドウォールを形成する工程、 前記ポリシリコンサイドウォールをマスクとして前記フ
ィールド酸化膜に開口を形成する工程、 次に前記フィールド酸化膜をマスクとして前記シリコン
基板に開口を形成する工程、 前記シリコン基板の開口面を酸化した後、全面に第4ポ
リシリコンを堆積させて、前記フィールド酸化膜及びシ
リコン基板の開口にポリシリコンを埋め込む工程、 前記第1シリコン窒化膜面まで前記第4ポリシリコンを
平坦化する工程、そして露出第4ポリシリコンを酸化し
た後、前記第1シリコン窒化膜及び第1ポリシリコン膜
を除去する工程を含むことを特徴とする素子分離構造の
製造方法。 - 【請求項3】 前記ポリシリコンサイドウォールをマス
クとしてフィールド酸化膜に開口を形成する工程で前記
第2シリコン窒化膜が残存した場合、加熱燐酸で除去す
ることを特徴とする請求項2記載の方法。 - 【請求項4】 前記フィールド酸化膜をマスクとしてシ
リコン基板に開口を形成した後、水酸化カリウム溶液を
用いて、該シリコン基板表面の不純物及び前記ポリシリ
コンサイドウォールエッチング残渣を除去することを特
徴とする請求項2記載の方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14568092A JPH05343516A (ja) | 1992-06-05 | 1992-06-05 | 素子分離構造とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14568092A JPH05343516A (ja) | 1992-06-05 | 1992-06-05 | 素子分離構造とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05343516A true JPH05343516A (ja) | 1993-12-24 |
Family
ID=15390607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14568092A Pending JPH05343516A (ja) | 1992-06-05 | 1992-06-05 | 素子分離構造とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05343516A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6017800A (en) * | 1997-07-14 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating thereof |
-
1992
- 1992-06-05 JP JP14568092A patent/JPH05343516A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6017800A (en) * | 1997-07-14 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating thereof |
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