JPS5938732B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5938732B2 JPS5938732B2 JP4155881A JP4155881A JPS5938732B2 JP S5938732 B2 JPS5938732 B2 JP S5938732B2 JP 4155881 A JP4155881 A JP 4155881A JP 4155881 A JP4155881 A JP 4155881A JP S5938732 B2 JPS5938732 B2 JP S5938732B2
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Description
【発明の詳細な説明】
本発明は半導体の製造方法に関し、特に素子分離領域の
形成工程を改良した半導体装置の製造方法に係る。
形成工程を改良した半導体装置の製造方法に係る。
半導体集積回路は容量の増大、機能の多様化により増々
大規模化する傾向にあり、これに伴なつて素子の微細化
は３μｍ、２μｍついにはサブミクロンの寸法にするこ
とが要求されている。
大規模化する傾向にあり、これに伴なつて素子の微細化
は３μｍ、２μｍついにはサブミクロンの寸法にするこ
とが要求されている。
ところで、上述の微細化に不可欠な技術として素子間を
誘電体により分離する技術があり、その一つとして従来
から選択酸化技術が行なわれている。
誘電体により分離する技術があり、その一つとして従来
から選択酸化技術が行なわれている。
しかして、選択酸化技術によるｎｐｎバイポーラ型集積
回路の製造する方法を第１図ａ−ｃを参照して以下に説
明する。（Ｉ）まず、ｐ型シリコン基板１の主面にｎ゛
埋込み層２・・・を選択的に形成し、エピタキシャル法
によりｎ型シリコンエピタキシャル層３を成長させた後
、シリコンエピタキシャル層３表面に熱酸化により酸化
膜４を成長させ、更にシリコン窒化膜５を堆積する。
回路の製造する方法を第１図ａ−ｃを参照して以下に説
明する。（Ｉ）まず、ｐ型シリコン基板１の主面にｎ゛
埋込み層２・・・を選択的に形成し、エピタキシャル法
によりｎ型シリコンエピタキシャル層３を成長させた後
、シリコンエピタキシャル層３表面に熱酸化により酸化
膜４を成長させ、更にシリコン窒化膜５を堆積する。
つづいて、これら膜５、４の素子分離領域の形成予定部
に開孔窓６を写真蝕刻法により選択的に形成する（第１
図ａ図示）。（■）次いで、シリコン窒化膜５及び酸化
膜４をマスクとして露出して露出したｎ型シリコンエピ
タキシャル層３を選択的にエッチング除去して溝Ｔを形
成した後、同シリコン窒化膜５及び酸化膜４をマスクと
してボロンをイオン注入し溝Ｔ底部のｎ型シリコンエピ
タキシャル層３刊近にボロンイオン注入層８を形成した
（第１図ｂ図示）。
に開孔窓６を写真蝕刻法により選択的に形成する（第１
図ａ図示）。（■）次いで、シリコン窒化膜５及び酸化
膜４をマスクとして露出して露出したｎ型シリコンエピ
タキシャル層３を選択的にエッチング除去して溝Ｔを形
成した後、同シリコン窒化膜５及び酸化膜４をマスクと
してボロンをイオン注入し溝Ｔ底部のｎ型シリコンエピ
タキシャル層３刊近にボロンイオン注入層８を形成した
（第１図ｂ図示）。
（自）次いで、シリコン窒化膜５を耐酸化性マスクとし
て高温ウエツト雰囲気中で熱酸化処理し、溝ｒ部分を選
択酸化して酸化膜分離層９を形成した。
て高温ウエツト雰囲気中で熱酸化処理し、溝ｒ部分を選
択酸化して酸化膜分離層９を形成した。
この時、第１図ｃに示す如く、ポロンイオン注入層８が
拡散して同分離層９底部にｐ＋型反転防止層１０が形成
された。つづいて、シリコン窒化膜５及び酸化膜４を除
去した後、図示しないが常法に従つて酸化膜分離層９で
分離された島状のｎ型シリコンエピタキシヤル層３にｐ
型のベース領域を形成し、更に同ベース領域内にｎ＋型
エミツタ領域、エピタキシヤル層３にｎ＋型コレクタ取
出し領域を形成してＮｐｎバイポーラ集積回路を製造す
る。しかしながら、上述した選択酸化法にあつては、高
温酸化を長時間行なう必要から、シリコン窒化膜５下に
設けられた窒化膜に起因するオキシナイトライドの生成
防止を目的とする酸化膜４を介して横方向に酸化が進行
する、いわゆるサイド酸化が起こり、第１図ｃに示す如
くパートピーク１１やパートヘッド１２を生じる。
拡散して同分離層９底部にｐ＋型反転防止層１０が形成
された。つづいて、シリコン窒化膜５及び酸化膜４を除
去した後、図示しないが常法に従つて酸化膜分離層９で
分離された島状のｎ型シリコンエピタキシヤル層３にｐ
型のベース領域を形成し、更に同ベース領域内にｎ＋型
エミツタ領域、エピタキシヤル層３にｎ＋型コレクタ取
出し領域を形成してＮｐｎバイポーラ集積回路を製造す
る。しかしながら、上述した選択酸化法にあつては、高
温酸化を長時間行なう必要から、シリコン窒化膜５下に
設けられた窒化膜に起因するオキシナイトライドの生成
防止を目的とする酸化膜４を介して横方向に酸化が進行
する、いわゆるサイド酸化が起こり、第１図ｃに示す如
くパートピーク１１やパートヘッド１２を生じる。
パートピーク１１の発生は島状の素子領域の縮小化につ
ながるばかりか、同素子領域のパターン変換誤差が大き
くなつたり、写真蝕刻法による開口窓のパターン精度の
悪化、微細な開口窓の形成困難等を招いたりする。前記
パートヘッドの発生は、ｎ型シリコンエピタキシヤノ９
層３表面の段差となり、配線の断切れにつながる欠点が
ある。また、溝７の側面が深さ方向と同程度、横方向に
も酸化されるため、酸化膜分離層９の幅は溝７の開口部
の幅に同層９の厚さ分の２倍の幅となり、前述のパート
ピークの加えて更に集積度の低下を招く。更に素子特性
にも著しい悪影響を及ぱす。例えば、シリコン窒化膜５
を耐酸化性マスクとして高温酸素雰囲気中で熱酸化処理
すると、シリコン窒化膜５とｎ型シリコンエピタキシヤ
ル層３等とのストレス発生、熱酸化中でのｎ型シリコン
エピタキシヤル３等への熱歪による０．Ｓ．Ｆ（０ｘｉ
ｄａｔｉ０ｎｉｎｄｕｃｅｄＳｔａｃｋｉｎｇＦａｕ１
ｔｓ）等の結晶欠陥が分離層９周囲のｎ型シリコンエピ
タキシヤル層３等に発生し、素子特性を著しく劣化させ
る。本発明は上記欠点を解消するためになされたもので
、高温長時間の熱酸化処理を行なわずに表面が平担で設
計値どおりの微細な素子間分離層が形成された半導体装
置の製造方法を提供しようとするものである。
ながるばかりか、同素子領域のパターン変換誤差が大き
くなつたり、写真蝕刻法による開口窓のパターン精度の
悪化、微細な開口窓の形成困難等を招いたりする。前記
パートヘッドの発生は、ｎ型シリコンエピタキシヤノ９
層３表面の段差となり、配線の断切れにつながる欠点が
ある。また、溝７の側面が深さ方向と同程度、横方向に
も酸化されるため、酸化膜分離層９の幅は溝７の開口部
の幅に同層９の厚さ分の２倍の幅となり、前述のパート
ピークの加えて更に集積度の低下を招く。更に素子特性
にも著しい悪影響を及ぱす。例えば、シリコン窒化膜５
を耐酸化性マスクとして高温酸素雰囲気中で熱酸化処理
すると、シリコン窒化膜５とｎ型シリコンエピタキシヤ
ル層３等とのストレス発生、熱酸化中でのｎ型シリコン
エピタキシヤル３等への熱歪による０．Ｓ．Ｆ（０ｘｉ
ｄａｔｉ０ｎｉｎｄｕｃｅｄＳｔａｃｋｉｎｇＦａｕ１
ｔｓ）等の結晶欠陥が分離層９周囲のｎ型シリコンエピ
タキシヤル層３等に発生し、素子特性を著しく劣化させ
る。本発明は上記欠点を解消するためになされたもので
、高温長時間の熱酸化処理を行なわずに表面が平担で設
計値どおりの微細な素子間分離層が形成された半導体装
置の製造方法を提供しようとするものである。
即ち、本発明は半導体基体上に開孔窓を有する絶縁膜を
形成する工程と、この絶縁膜をマスクとして開孔窓から
露出する半導体基体部分をエツチング除去することによ
り、溝部を形成すると共に、該溝部の開口部に対して絶
縁膜の庇部を形成する工程と、溝部を含む絶縁膜上に耐
酸化性絶縁膜を形成する工程と、前記溝部を含む耐酸化
性絶縁膜上に非単結晶半導体膜を形成する工程と、この
非単結晶半導体膜をエツチングして前記絶縁膜の庇部直
下の耐酸化性絶縁膜で覆われた溝部内に非単結晶半導体
膜を残存させる工程と、溝部内の残存半導体膜を熱酸化
処理して該溝部内の一部もしくは全部を熱酸化体で埋設
するか、或いは該溝部の開口部をせばめるか、いずれか
により素子間分離層を形成する工程とを具備したことを
特徴とするものである。
形成する工程と、この絶縁膜をマスクとして開孔窓から
露出する半導体基体部分をエツチング除去することによ
り、溝部を形成すると共に、該溝部の開口部に対して絶
縁膜の庇部を形成する工程と、溝部を含む絶縁膜上に耐
酸化性絶縁膜を形成する工程と、前記溝部を含む耐酸化
性絶縁膜上に非単結晶半導体膜を形成する工程と、この
非単結晶半導体膜をエツチングして前記絶縁膜の庇部直
下の耐酸化性絶縁膜で覆われた溝部内に非単結晶半導体
膜を残存させる工程と、溝部内の残存半導体膜を熱酸化
処理して該溝部内の一部もしくは全部を熱酸化体で埋設
するか、或いは該溝部の開口部をせばめるか、いずれか
により素子間分離層を形成する工程とを具備したことを
特徴とするものである。
本発明における半導体基体としては、例えばｎ型もしく
はｐ型の半導体基板、或いは同基板上に単結晶の半導体
層を形成したもの等を挙げることができる。
はｐ型の半導体基板、或いは同基板上に単結晶の半導体
層を形成したもの等を挙げることができる。
本発明に用いる絶縁膜としては、例えば熱酸化膜、ＣＶ
Ｄ−ＳｌＯ２膜、或いは熱酸化膜とシリコン窒化膜との
二層構造膜等を挙げることができる。
Ｄ−ＳｌＯ２膜、或いは熱酸化膜とシリコン窒化膜との
二層構造膜等を挙げることができる。
本発明において、溝部を含む半導体基体に形成される耐
酸化性絶縁膜は溝部内の残存半導体膜の熱酸化処理時に
、半導体基体が酸化されるのを防止し、溝部の幅が所期
目的のそれより拡がるのを防止するためである。
酸化性絶縁膜は溝部内の残存半導体膜の熱酸化処理時に
、半導体基体が酸化されるのを防止し、溝部の幅が所期
目的のそれより拡がるのを防止するためである。
かかる耐酸化性絶縁膜としては、例えばシリコン窒化膜
、アルミナ膜等を挙げることができる。本発明における
非単結晶半導体膜は熱酸化により酸化物に変換されるこ
とによつて溝部内を酸化物で埋めるために用いられる。
、アルミナ膜等を挙げることができる。本発明における
非単結晶半導体膜は熱酸化により酸化物に変換されるこ
とによつて溝部内を酸化物で埋めるために用いられる。
こうした半導体膜は単結晶の半導体膜に比して酸化レー
トが速いために、短時間で酸化物に変換できる利点を有
する。かかる非単結晶半導体膜としては、例えば多結晶
シリコン膜、もしくはリン、砒素、ボロンなどの不純物
を含む多結晶シリコン膜、或いは非晶質シリコン膜、又
はモリブデンシリサイド、タンタルシリサイド、タング
ステンシリサイドなどの金属硅化物の被膜等を挙げるこ
とができる。かかる非単結晶半導体膜は、例えばＣＶＤ
法、或いはスパツタ法により形成される。
トが速いために、短時間で酸化物に変換できる利点を有
する。かかる非単結晶半導体膜としては、例えば多結晶
シリコン膜、もしくはリン、砒素、ボロンなどの不純物
を含む多結晶シリコン膜、或いは非晶質シリコン膜、又
はモリブデンシリサイド、タンタルシリサイド、タング
ステンシリサイドなどの金属硅化物の被膜等を挙げるこ
とができる。かかる非単結晶半導体膜は、例えばＣＶＤ
法、或いはスパツタ法により形成される。
こうした非単結晶半導体膜のエツチング手段としては、
リアクテイブイオンエツチング法等の異方性エツチング
法を採用しえる。次に、本発明をＮｐｎバイポーラ型集
積回路の製造に適用した例について図面を参照して説明
する。
リアクテイブイオンエツチング法等の異方性エツチング
法を採用しえる。次に、本発明をＮｐｎバイポーラ型集
積回路の製造に適用した例について図面を参照して説明
する。
参考例
〔１〕 まず、ｐ型シリコン基板１旧の主面にｎ＋埋込
み層１０２・・・を選択的に形成した後、エピタキシヤ
ル法により厚さ約３．５μＭＯｎ型シリコンエピタキシ
ヤル層１０３を成長させた。
み層１０２・・・を選択的に形成した後、エピタキシヤ
ル法により厚さ約３．５μＭＯｎ型シリコンエピタキシ
ヤル層１０３を成長させた。
つづいて、ｎ型シリコンエピタキシヤル層１０３を熱酸
化処理して厚さ約２０００への酸化膜１０４を成長させ
た後、この酸化膜１０４の素子分離領域形成予定部を写
真蝕刻法により選択的にエツチング除去して開孔窓１０
５を形成した（第２図ａ図示）。０１〕 次いで、酸化
膜１０４をマスクとして露出するｎ型シリコンエピタキ
シヤル層１０３をリアクテイブイオンエツチング法によ
り選択的に除去して例えば横幅約２．０Ｉｔｍ１深さ約
４μｍの基板１０１にまで達する溝部１０６を形成した
（第２図ｂ図示）。
化処理して厚さ約２０００への酸化膜１０４を成長させ
た後、この酸化膜１０４の素子分離領域形成予定部を写
真蝕刻法により選択的にエツチング除去して開孔窓１０
５を形成した（第２図ａ図示）。０１〕 次いで、酸化
膜１０４をマスクとして露出するｎ型シリコンエピタキ
シヤル層１０３をリアクテイブイオンエツチング法によ
り選択的に除去して例えば横幅約２．０Ｉｔｍ１深さ約
４μｍの基板１０１にまで達する溝部１０６を形成した
（第２図ｂ図示）。
つづいて、熱酸化処理を施して溝部１０６内面に厚さ約
１００λの下地酸化膜１０７を成長させた後、前記酸化
膜１０４をマスクとしてボロンを下地酸化膜１０７を通
してｐ型シリコン基板１０１にイオン注入し、更に熱処
理を施して該ボロンイオンを拡散させてｐ＋型反転防止
層１０８を形成した（第２図ｃ図示）。（ＪｌＬｌ次い
で、全面に厚さ５００人のシリコン窒化膜（耐酸化性絶
縁膜）１０９を減圧ＣＶＤ法により堆積した後、砒素ド
ープ多結晶シリコン膜１１０を減圧ＣＶＤ法により溝部
１０６が埋まるように例えば８０００〜１００００λの
厚さで堆積した。
１００λの下地酸化膜１０７を成長させた後、前記酸化
膜１０４をマスクとしてボロンを下地酸化膜１０７を通
してｐ型シリコン基板１０１にイオン注入し、更に熱処
理を施して該ボロンイオンを拡散させてｐ＋型反転防止
層１０８を形成した（第２図ｃ図示）。（ＪｌＬｌ次い
で、全面に厚さ５００人のシリコン窒化膜（耐酸化性絶
縁膜）１０９を減圧ＣＶＤ法により堆積した後、砒素ド
ープ多結晶シリコン膜１１０を減圧ＣＶＤ法により溝部
１０６が埋まるように例えば８０００〜１００００λの
厚さで堆積した。
この時、減圧ＣＶＤ法は凹凸状態へのステツプカバーレ
ージが良好なため、第２図ｄに示す如く溝部１０６内面
の下地酸化膜１０７の隅々まで堆積された。つづいて、
リアクテイブイオンエツチング法により溝部１０６以外
の領域である酸化膜１０４上の多結晶シリコン膜１１０
部分の膜厚より少し多目にエツチングした。この時溝部
１０６内に堆積された多結晶シリコン膜１１０は溝部１
０６内における基板１０１に対して垂直方向の膜厚が平
担なシリコンエピタキシヤル層１０３の酸化膜１０４上
のそれより十分厚く、かつリアクテイブイオンエツチン
グ法は基板１０１に対して垂直方向にのみエツチングが
進行するため、第２図ｅに示す如く溝部１０６内の下地
酸化膜１０７の側面のみに多結晶シリコン膜１１１が残
存した。つづいて、６５０〜９００℃のウエツト酸素雰
囲気中で熱酸化処理した。この時、溝部１０６内の残存
多結晶シリコン膜１１１が酸化されて、その膜厚の２倍
程度のシリコン酸化体１１２で埋められると共に、該シ
リコン酸化体１１２の表面は島状のシリコンエピタキシ
ヤル層１０３表面と略同レベルとなり、これによつて素
子間分離層１１３が形成された（第２図ｆ図示）。（Ｉ
Ｖ）次いで、第２図ｇに示す如く素子間分離層１１３で
分離された島状のシリコンエピタキシヤル層１０３上の
シリコン窒化膜１０９部分及び酸化膜１０４をエツチン
グ除去した後、図示しないが常法に従つて同島状のｎ型
シリコンエピタキシヤル層（コレクタ領域）ｉとｐ型ペ
ース領域を形成し、更に同ベース領域内にｎ÷型エミツ
タ領域、エピタキシヤル層にｎ＋型コレクタ取出し領域
等を形成してＮｐｎバイポーラ型集積回路を製造した。
しかして、上述した参考例によればシリコンエピタキシ
ヤル層１０３に設けた溝部１０６内面に下地酸化膜１０
ｒを形成し、この溝部１０６内を含む全面にシリコン窒
化膜１０９を堆積し、更に同シリコン窒化膜１０９上に
砒素ドープ多結晶シリコン膜１１０を溝部１０６を埋め
込むように堆積した後、リアクテイブイオンエツチング
の方向性を利用して溝部１０６内の側面に多結晶シリコ
ン膜１１１を選択的に残存させ、これを熱酸化処゛理す
ることによつて、シリコ７窒化膜１０９の存在によりｎ
型シリコンエピタキシヤル層１０３の表面及び溝部内の
酸化膜形成を招くことなく、残存多結晶シリコン膜１１
１からのシリコン酸化体１１２で溝部１０６内を平担性
よく埋め込んだ構造の素子間分離層１１３を形成できる
。
ージが良好なため、第２図ｄに示す如く溝部１０６内面
の下地酸化膜１０７の隅々まで堆積された。つづいて、
リアクテイブイオンエツチング法により溝部１０６以外
の領域である酸化膜１０４上の多結晶シリコン膜１１０
部分の膜厚より少し多目にエツチングした。この時溝部
１０６内に堆積された多結晶シリコン膜１１０は溝部１
０６内における基板１０１に対して垂直方向の膜厚が平
担なシリコンエピタキシヤル層１０３の酸化膜１０４上
のそれより十分厚く、かつリアクテイブイオンエツチン
グ法は基板１０１に対して垂直方向にのみエツチングが
進行するため、第２図ｅに示す如く溝部１０６内の下地
酸化膜１０７の側面のみに多結晶シリコン膜１１１が残
存した。つづいて、６５０〜９００℃のウエツト酸素雰
囲気中で熱酸化処理した。この時、溝部１０６内の残存
多結晶シリコン膜１１１が酸化されて、その膜厚の２倍
程度のシリコン酸化体１１２で埋められると共に、該シ
リコン酸化体１１２の表面は島状のシリコンエピタキシ
ヤル層１０３表面と略同レベルとなり、これによつて素
子間分離層１１３が形成された（第２図ｆ図示）。（Ｉ
Ｖ）次いで、第２図ｇに示す如く素子間分離層１１３で
分離された島状のシリコンエピタキシヤル層１０３上の
シリコン窒化膜１０９部分及び酸化膜１０４をエツチン
グ除去した後、図示しないが常法に従つて同島状のｎ型
シリコンエピタキシヤル層（コレクタ領域）ｉとｐ型ペ
ース領域を形成し、更に同ベース領域内にｎ÷型エミツ
タ領域、エピタキシヤル層にｎ＋型コレクタ取出し領域
等を形成してＮｐｎバイポーラ型集積回路を製造した。
しかして、上述した参考例によればシリコンエピタキシ
ヤル層１０３に設けた溝部１０６内面に下地酸化膜１０
ｒを形成し、この溝部１０６内を含む全面にシリコン窒
化膜１０９を堆積し、更に同シリコン窒化膜１０９上に
砒素ドープ多結晶シリコン膜１１０を溝部１０６を埋め
込むように堆積した後、リアクテイブイオンエツチング
の方向性を利用して溝部１０６内の側面に多結晶シリコ
ン膜１１１を選択的に残存させ、これを熱酸化処゛理す
ることによつて、シリコ７窒化膜１０９の存在によりｎ
型シリコンエピタキシヤル層１０３の表面及び溝部内の
酸化膜形成を招くことなく、残存多結晶シリコン膜１１
１からのシリコン酸化体１１２で溝部１０６内を平担性
よく埋め込んだ構造の素子間分離層１１３を形成できる
。
したがつて、かかる方法によれば、次のような種々の効
果を有する。（イ）単結晶シリコンに比べて酸化レート
の速い残存多結晶シリコン膜１１１を熱酸化すること、
及び酸化される残存多結晶シリコン膜１１１は溝部１０
６内の側面に存在し、酸化面積を広くできることにより
従来の選択酸化分離技術のような高温、長時間の熱処理
を必要とせずに、溝部１０６内を残存多結晶シリコン膜
１１１のシリコン酸化体１１２で埋め込むことができる
。
果を有する。（イ）単結晶シリコンに比べて酸化レート
の速い残存多結晶シリコン膜１１１を熱酸化すること、
及び酸化される残存多結晶シリコン膜１１１は溝部１０
６内の側面に存在し、酸化面積を広くできることにより
従来の選択酸化分離技術のような高温、長時間の熱処理
を必要とせずに、溝部１０６内を残存多結晶シリコン膜
１１１のシリコン酸化体１１２で埋め込むことができる
。
このため、素子間分離層１１３の形成工程以前の拡散層
の再分布や結晶欠陥の発生を著しく抑制でき、その結果
電流増幅率（ＨＦＥ）などの素子特性の良好なバイポー
ラ型集積回路を得ることができる。特に、非単結晶半導
体膜として砒素ドープ多結晶シリコン膜を用いれば、ア
ンドープ多結晶シリコンの場合より低温で溝部に残存し
た多結晶シリコン膜をシリコン酸化体に変換できるため
、結晶欠陥の発生を更に抑制できる。（ロ）溝部１０６
を含む全面にシリコン窒化膜１０９を設けた後、該溝部
１０６内の側面に多結晶シリコン膜１１１を残存させ、
これを熱酸化することによつて、シリコンエピタキシヤ
ル層の表面及び溝部１０６内面の酸化をシリコン窒化膜
１０９の存在により阻止した状態で前記残存多結晶シリ
コン膜１１１のみを酸化物に変換できるため、素子間分
離層１１３の深さをどんなに深くしても従来の選択酸化
技術の如き横幅方向への酸化膜成長を招かず、該素子間
分離層１１３の横幅を一定にできる。
の再分布や結晶欠陥の発生を著しく抑制でき、その結果
電流増幅率（ＨＦＥ）などの素子特性の良好なバイポー
ラ型集積回路を得ることができる。特に、非単結晶半導
体膜として砒素ドープ多結晶シリコン膜を用いれば、ア
ンドープ多結晶シリコンの場合より低温で溝部に残存し
た多結晶シリコン膜をシリコン酸化体に変換できるため
、結晶欠陥の発生を更に抑制できる。（ロ）溝部１０６
を含む全面にシリコン窒化膜１０９を設けた後、該溝部
１０６内の側面に多結晶シリコン膜１１１を残存させ、
これを熱酸化することによつて、シリコンエピタキシヤ
ル層の表面及び溝部１０６内面の酸化をシリコン窒化膜
１０９の存在により阻止した状態で前記残存多結晶シリ
コン膜１１１のみを酸化物に変換できるため、素子間分
離層１１３の深さをどんなに深くしても従来の選択酸化
技術の如き横幅方向への酸化膜成長を招かず、該素子間
分離層１１３の横幅を一定にできる。
その結果、素子間の分離性能に優れ、微細な幅の素子間
分離層１１３の形成が可能となり、ひいては高集積度の
バイポーラ型集積回路を得ることができる。実施例（［
）まず、ｐ型シリコン基板１０１の主面にｎ十埋込み層
１０２・・・を選択的に形成した後、エピタキシヤル法
により厚さ約３．５μＭｆ）ｎ型シリコンエピタキシヤ
ル層１０３を成長させた。
分離層１１３の形成が可能となり、ひいては高集積度の
バイポーラ型集積回路を得ることができる。実施例（［
）まず、ｐ型シリコン基板１０１の主面にｎ十埋込み層
１０２・・・を選択的に形成した後、エピタキシヤル法
により厚さ約３．５μＭｆ）ｎ型シリコンエピタキシヤ
ル層１０３を成長させた。
つづいて、ｎ型シリコンエピタキシヤル層１０３を熱酸
化処理して厚さ約２０００λの酸化膜１０４を成長させ
た後、この酸化膜１０４の素子分離領域形成予定部内の
一部を写真蝕刻法により選択的にエツチング除去して開
孔窓１０５′を形成した（第３図ａ図示）。（４）次い
で、酸化膜１０４をマスクとして露出するシリコンエピ
タキシヤル層１０３をリアクテイブイオンエツチング法
により選択的に除去して、例えば横幅約１．５μｍ１深
さ約３μｍの基板１０１にまで達する穴１１４を形成し
た（第３図ｂ図示）。
化処理して厚さ約２０００λの酸化膜１０４を成長させ
た後、この酸化膜１０４の素子分離領域形成予定部内の
一部を写真蝕刻法により選択的にエツチング除去して開
孔窓１０５′を形成した（第３図ａ図示）。（４）次い
で、酸化膜１０４をマスクとして露出するシリコンエピ
タキシヤル層１０３をリアクテイブイオンエツチング法
により選択的に除去して、例えば横幅約１．５μｍ１深
さ約３μｍの基板１０１にまで達する穴１１４を形成し
た（第３図ｂ図示）。
つづいて、フレオン系のドライエツチング法又は湿式エ
ツチング法により等方エツチングを行ない、穴１１４内
面のシリコンエピタキシヤル層１０３を更に深さと幅方
向にエツチング除去して溝部１０６′を形成すると共に
、溝部１０６′に対して酸化膜１０４の庇部１１５（オ
ーバーハング部）を形成した（第３図ｃ図示）。ひきつ
づき、熱酸化処理を施して溝部１０６′内面に厚さ約１
００λの下地酸化膜１０ｒ／を成長させた後、前記酸化
膜１０４をマスクとしてボロンを下地酸化膜１０７′を
通してｐ型シリコン基板１０１にイオン注入し、更に熱
処理を施して該ボロンイオンを拡散させてｐ＋型反転防
止層１０８′を形成した（第３図ｄ図示）。
ツチング法により等方エツチングを行ない、穴１１４内
面のシリコンエピタキシヤル層１０３を更に深さと幅方
向にエツチング除去して溝部１０６′を形成すると共に
、溝部１０６′に対して酸化膜１０４の庇部１１５（オ
ーバーハング部）を形成した（第３図ｃ図示）。ひきつ
づき、熱酸化処理を施して溝部１０６′内面に厚さ約１
００λの下地酸化膜１０ｒ／を成長させた後、前記酸化
膜１０４をマスクとしてボロンを下地酸化膜１０７′を
通してｐ型シリコン基板１０１にイオン注入し、更に熱
処理を施して該ボロンイオンを拡散させてｐ＋型反転防
止層１０８′を形成した（第３図ｄ図示）。
ｉ１！）次いで、全面に厚さ５００へのシリコン窒化膜
（耐酸化性絶縁膜）１０９′を減圧ＣＶＤ法により堆積
した後、砒素ドープ多結晶シリコン膜１１『を同様に減
圧ＣＶＤ法により溝部１０６′が埋まるように例えば８
０００〜１００００λの厚さで堆積した。
（耐酸化性絶縁膜）１０９′を減圧ＣＶＤ法により堆積
した後、砒素ドープ多結晶シリコン膜１１『を同様に減
圧ＣＶＤ法により溝部１０６′が埋まるように例えば８
０００〜１００００λの厚さで堆積した。
この時、減圧ＣＶＤ法は凹凸状態へのステツプカバーレ
ージが良好なため、第３図ｅに示す如く、シリコン窒化
膜１０９′が溝部１０６′内面の下地酸化膜１０ｒの隅
々まで５００λの膜厚で堆積されると共に、多結晶シリ
コン膜１１『内のシリコン窒化膜１０９′にその溝部１
０６′が埋まるように良好に堆積された。つづいて、リ
アクテイブイオンエツチング法により砒素ドープ多結晶
シリコン膜１１『をエツチングした。この時、リアクテ
イブイオンエツチング法は基板１０１に対して垂直方向
にのみエツチングが進行するため、第３図ｆに示す如く
酸化膜１０４の庇部１１５下の溝部１０６′内の部分に
多結晶シリコン膜１１１′が残存した。
ージが良好なため、第３図ｅに示す如く、シリコン窒化
膜１０９′が溝部１０６′内面の下地酸化膜１０ｒの隅
々まで５００λの膜厚で堆積されると共に、多結晶シリ
コン膜１１『内のシリコン窒化膜１０９′にその溝部１
０６′が埋まるように良好に堆積された。つづいて、リ
アクテイブイオンエツチング法により砒素ドープ多結晶
シリコン膜１１『をエツチングした。この時、リアクテ
イブイオンエツチング法は基板１０１に対して垂直方向
にのみエツチングが進行するため、第３図ｆに示す如く
酸化膜１０４の庇部１１５下の溝部１０６′内の部分に
多結晶シリコン膜１１１′が残存した。
力 次いで、６５０〜９００℃のウエツト酸素雰囲気中
で熱酸化処理した。
で熱酸化処理した。
この時、溝部１０６′内の残存多結晶シリコン膜１１１
′が酸化されて、その膜厚の２倍程度のシリコン酸化体
１１−２７で埋められると共に、該シリコン酸化体１１
２′の表面は島状のシリコンエピタキシヤル層１０３表
面と略同レベルとなり、これによつて素子間分離層１１
３／が形成された（第３図ｇ図示）。
′が酸化されて、その膜厚の２倍程度のシリコン酸化体
１１−２７で埋められると共に、該シリコン酸化体１１
２′の表面は島状のシリコンエピタキシヤル層１０３表
面と略同レベルとなり、これによつて素子間分離層１１
３／が形成された（第３図ｇ図示）。
つづいて、第３図ｈに示す如く素子間分離層１１３′で
分離された島状のシリコンエピタキシヤル層１０３上の
シリコン窒化膜１０９′部分及び酸化膜１０４をエツチ
ング除去した後、図示しないが常法に従つて同島状のｎ
型シリコンエピタキシヤル層（コレクタ領域）にｐ型ベ
ース領域を形成し、更に同ベース領域内にｎ＋型エミツ
タ領域、エピタキシヤル層にｎ＋型コレクタ取出し領域
等を形成してＮｐｎバイポーラ型集積回路を製造した。
しかして、上述した実施例によれば前記参考例と同様、
電流増幅率（ＨＦＥ）などの素子特性が優れ、かつ高集
積化が可能なバイポーラ型集積回路を得ることができる
。
分離された島状のシリコンエピタキシヤル層１０３上の
シリコン窒化膜１０９′部分及び酸化膜１０４をエツチ
ング除去した後、図示しないが常法に従つて同島状のｎ
型シリコンエピタキシヤル層（コレクタ領域）にｐ型ベ
ース領域を形成し、更に同ベース領域内にｎ＋型エミツ
タ領域、エピタキシヤル層にｎ＋型コレクタ取出し領域
等を形成してＮｐｎバイポーラ型集積回路を製造した。
しかして、上述した実施例によれば前記参考例と同様、
電流増幅率（ＨＦＥ）などの素子特性が優れ、かつ高集
積化が可能なバイポーラ型集積回路を得ることができる
。
また、上記方法によれば溝部１０６′の開口部の延出し
た酸化膜１０４の庇部１１５を利用して、リアクテイブ
イオンエツチング法の方向性のエツチングによつて多結
晶シリコン膜１１『を除去するため、溝部１０６′内の
側面に残存多結晶シリコン膜１１「を確実に形成できる
と共に、その庇部１１５の長さにより任意の厚さの残存
多結晶シリコン膜１１１′を溝部１０６′の側面に形成
できる。例えば、溝部１０６′の開口部に延出した酸化
膜１０４の庇部１１５のトータル長さが１．５μｍとす
れば、残存多結晶シリコン膜１１１′の厚さは１．５μ
ｍとなり、熱酸化により深さ３μｍ１幅３μ市のシリコ
ン酸化体１１２′を溝部１０６′内に埋設できる。この
場合、溝部１０６′の深さを４μＭ，５μｍと深くして
もシリコン酸化体（素子間分離層）の横幅は３μｍと一
定にできる。したがつて、上記実施例により形成された
素子間分離層は前記酸化膜１０４の庇部１１５の長さに
よつて横幅が決定され、従来の選択酸化分離技術の如く
素子間分離技術の如く素子間分離層の深さに比例して横
幅が広くなるのを防止でき、集積度の向土と共に、パタ
ーン変換誤差を小さくできる。参考までに、前述した第
１図ａ−ｃによる従来の選択酸化技術で素子間分離層を
形成する場合、１．５μｍの溝形成時にサイドエツチン
グとして１．５μｍずつ３μｍ増え、更に熱酸化時に１
．５μｍずつ３μｍ増えて合計７．５μｍの横幅をもつ
素子間分離層が形成される。なお、上記実施例において
は溝部内の残存多結晶シリコン膜を全てシリコン酸化体
に変換したが、一部酸化体に覆われた多結晶シリコンが
溝部内に残つてもよい。
た酸化膜１０４の庇部１１５を利用して、リアクテイブ
イオンエツチング法の方向性のエツチングによつて多結
晶シリコン膜１１『を除去するため、溝部１０６′内の
側面に残存多結晶シリコン膜１１「を確実に形成できる
と共に、その庇部１１５の長さにより任意の厚さの残存
多結晶シリコン膜１１１′を溝部１０６′の側面に形成
できる。例えば、溝部１０６′の開口部に延出した酸化
膜１０４の庇部１１５のトータル長さが１．５μｍとす
れば、残存多結晶シリコン膜１１１′の厚さは１．５μ
ｍとなり、熱酸化により深さ３μｍ１幅３μ市のシリコ
ン酸化体１１２′を溝部１０６′内に埋設できる。この
場合、溝部１０６′の深さを４μＭ，５μｍと深くして
もシリコン酸化体（素子間分離層）の横幅は３μｍと一
定にできる。したがつて、上記実施例により形成された
素子間分離層は前記酸化膜１０４の庇部１１５の長さに
よつて横幅が決定され、従来の選択酸化分離技術の如く
素子間分離技術の如く素子間分離層の深さに比例して横
幅が広くなるのを防止でき、集積度の向土と共に、パタ
ーン変換誤差を小さくできる。参考までに、前述した第
１図ａ−ｃによる従来の選択酸化技術で素子間分離層を
形成する場合、１．５μｍの溝形成時にサイドエツチン
グとして１．５μｍずつ３μｍ増え、更に熱酸化時に１
．５μｍずつ３μｍ増えて合計７．５μｍの横幅をもつ
素子間分離層が形成される。なお、上記実施例において
は溝部内の残存多結晶シリコン膜を全てシリコン酸化体
に変換したが、一部酸化体に覆われた多結晶シリコンが
溝部内に残つてもよい。
また、本発明に係る半導体装置は上記実施例の如くＮｐ
ｎバイポーラ型集積回路の製造のみに限らず、１２Ｌ（
ＩｎｔｅｇｒａｔｃｄＩｎｊｅｔｉＯｎＬＯｇｉｃ），
ＥＣＬ（ＥｍｉｔｔｅｒＣＯｕｐｌｅｄＬＯｇｉｃ）な
どの他のバイポーラ型集積回路、ＭＯＳ型集積回路、或
いはＳｌＴＬ（静電誘導型トランジスタ論理回路）等の
製造にも同様に運用できるものである。
ｎバイポーラ型集積回路の製造のみに限らず、１２Ｌ（
ＩｎｔｅｇｒａｔｃｄＩｎｊｅｔｉＯｎＬＯｇｉｃ），
ＥＣＬ（ＥｍｉｔｔｅｒＣＯｕｐｌｅｄＬＯｇｉｃ）な
どの他のバイポーラ型集積回路、ＭＯＳ型集積回路、或
いはＳｌＴＬ（静電誘導型トランジスタ論理回路）等の
製造にも同様に運用できるものである。
以上詳述した如く、本発明によれば高温長時間の熱処理
を行なわずに表面が半導体基体の面と略同レベルで設計
値どおりの微細な素子間分離層を形成でき、もつて該素
子間分離層で囲まれた島状の素子形成領域にトランジス
タ等を形成することにより高信頼性、高性能かつ高集積
度の半導体装置を高歩留りで製造できる等顕著な効果を
有する。
を行なわずに表面が半導体基体の面と略同レベルで設計
値どおりの微細な素子間分離層を形成でき、もつて該素
子間分離層で囲まれた島状の素子形成領域にトランジス
タ等を形成することにより高信頼性、高性能かつ高集積
度の半導体装置を高歩留りで製造できる等顕著な効果を
有する。
第１図ａ−ｃは従来の選択酸化分離技術を採用したＮｐ
ｎバイポーラ型集積回路の製造工程を示す断面図、第２
図ａ−ｇは本発明の参考例におけるＮｐｎバイポーラ型
集積回路の製造工程を示す断面図、第３図ａ−ｈは本発
明の実施例におけるＮｐｎバイポーラ型集積回路の製造
工程を示す断面図である。 １０１・・・・・・ｐ型シリコン基板、１０２・・・・
・・ｎ＋埋込み層、１０３・・・・・・ｎ型シリコンエ
ピタキシヤル層、１０４・・・・・・酸化膜、１０６，
１０６′・・・・・・溝部、１０７，１０ｒ′・・・・
・・下地酸化膜、１０９，１０９′・・・・・・シリコ
ン窒化膜（耐酸化性絶縁膜）、１１０，１１０′・・・
・・・砒素ドープ多結晶シリコン膜、１１１，１１１′
・・・・・・残存多結晶シリコン膜、１１２，１１２′
・・・・・・シリコン酸化体、１１３，１１３′・・・
・・・素子間分離層、１１５・・・・・・庇部。
ｎバイポーラ型集積回路の製造工程を示す断面図、第２
図ａ−ｇは本発明の参考例におけるＮｐｎバイポーラ型
集積回路の製造工程を示す断面図、第３図ａ−ｈは本発
明の実施例におけるＮｐｎバイポーラ型集積回路の製造
工程を示す断面図である。 １０１・・・・・・ｐ型シリコン基板、１０２・・・・
・・ｎ＋埋込み層、１０３・・・・・・ｎ型シリコンエ
ピタキシヤル層、１０４・・・・・・酸化膜、１０６，
１０６′・・・・・・溝部、１０７，１０ｒ′・・・・
・・下地酸化膜、１０９，１０９′・・・・・・シリコ
ン窒化膜（耐酸化性絶縁膜）、１１０，１１０′・・・
・・・砒素ドープ多結晶シリコン膜、１１１，１１１′
・・・・・・残存多結晶シリコン膜、１１２，１１２′
・・・・・・シリコン酸化体、１１３，１１３′・・・
・・・素子間分離層、１１５・・・・・・庇部。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上に開孔窓を有する絶縁膜を形成する工
程と、この絶縁膜をマスクとして開孔窓から露出する半
導体基体部分をエッチング除去することにより、溝部を
形成すると共に、該溝部の開口部に対して絶縁膜の庇部
を形成する工程と、溝部を含む絶縁膜上に耐酸化性絶縁
膜を形成する工程と、前記溝部を含む耐酸化性絶縁膜上
に非単結晶半導体膜を形成する工程と、この非単結晶半
導体膜をエッチングして前記絶縁膜の庇部直下の前耐酸
化性絶縁膜で覆われた溝部内に非単結晶半導体膜を残存
させる工程と、溝部内の残存半導体膜を熱酸化処理して
該溝部内の一部もしくは全部を熱酸化体で埋設するか、
或いは該溝部の開口部をせばめるか、いずれかにより素
子間分離層を形成する工程とを具備したことを特徴とす
る半導体装置の製造方法。 ２ 絶縁膜が熱酸化膜、ＣＶＤ−ＳｉＯ＿２膜、或いは
熱酸化膜とシリコン窒化膜の二層構造膜のいずれかであ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 ３ 非単結晶半導体膜が一導電型の不純物を含む多結晶
シリコン膜であることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 ４ 一導電型の不純物を含む多結晶シリコン膜が高濃度
のｎ型不純物を含む多結晶シリコン膜であることを特徴
とする特許請求の範囲第３項記載の半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4155881A JPS5938732B2 (ja) | 1981-03-20 | 1981-03-20 | 半導体装置の製造方法 |
| EP82301254A EP0061855B1 (en) | 1981-03-20 | 1982-03-11 | Method for manufacturing semiconductor device |
| DE8282301254T DE3265339D1 (en) | 1981-03-20 | 1982-03-11 | Method for manufacturing semiconductor device |
| US06/359,485 US4471525A (en) | 1981-03-20 | 1982-03-18 | Method for manufacturing semiconductor device utilizing two-step etch and selective oxidation to form isolation regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4155881A JPS5938732B2 (ja) | 1981-03-20 | 1981-03-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57167652A JPS57167652A (en) | 1982-10-15 |
| JPS5938732B2 true JPS5938732B2 (ja) | 1984-09-19 |
Family
ID=12611753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4155881A Expired JPS5938732B2 (ja) | 1981-03-20 | 1981-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938732B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4666556A (en) * | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
| JP2891205B2 (ja) * | 1996-10-21 | 1999-05-17 | 日本電気株式会社 | 半導体集積回路の製造方法 |
-
1981
- 1981-03-20 JP JP4155881A patent/JPS5938732B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57167652A (en) | 1982-10-15 |
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