JPS5938731B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5938731B2 JPS5938731B2 JP4155581A JP4155581A JPS5938731B2 JP S5938731 B2 JPS5938731 B2 JP S5938731B2 JP 4155581 A JP4155581 A JP 4155581A JP 4155581 A JP4155581 A JP 4155581A JP S5938731 B2 JPS5938731 B2 JP S5938731B2
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に素子分離領
域の形成工程を改良した半導体装置の製造方法に関する
。
域の形成工程を改良した半導体装置の製造方法に関する
。
半導体集積回路は容量の増大、機能の多様化により増々
大規模化する傾向にあり、これに伴なつて素子の微細化
は３μｍ、２μｍついにはサブミクロンの寸法にするこ
とが要求されている。
大規模化する傾向にあり、これに伴なつて素子の微細化
は３μｍ、２μｍついにはサブミクロンの寸法にするこ
とが要求されている。
ところで、上述の微細化に不可欠な技術として素子間を
誘電体により分離する技術があり、その一つとして従来
から選択酸化技術が行なわれている。しかして、選択酸
化技術によるｎｐｎバイポーラ型集積回路の製造する方
法を第１図ａ−ｃを参照して以下に説明する。（υ ま
ず、ｐ型シリコン基板１の主面にｎ゛埋込み層２・・・
を選択的に形成し、エピタキシャル法によりｎ型シリコ
ンエピタキシャル層３を成長させた後、シリコンエピタ
キシャル層３表面に熱酸化により酸化膜４を成長させ、
更にシリコン窒化膜５を堆積する。
誘電体により分離する技術があり、その一つとして従来
から選択酸化技術が行なわれている。しかして、選択酸
化技術によるｎｐｎバイポーラ型集積回路の製造する方
法を第１図ａ−ｃを参照して以下に説明する。（υ ま
ず、ｐ型シリコン基板１の主面にｎ゛埋込み層２・・・
を選択的に形成し、エピタキシャル法によりｎ型シリコ
ンエピタキシャル層３を成長させた後、シリコンエピタ
キシャル層３表面に熱酸化により酸化膜４を成長させ、
更にシリコン窒化膜５を堆積する。
つづいて、これら膜５、４の素子分離領域の形成予定部
に開孔窓６を写真蝕刻法により選択的に形成する（第１
図ａ図示）。（）次いで、シリコン窒化膜５及び酸化膜
４をマスクとして露出したｎ型シリコンエピタキシヤル
層３を選択的にエツチング除去して溝ｒを形成した後、
同シリコン窒化膜５及び酸化膜４をマスクとしてボロン
をイオン注入し溝１底部のｎ型シリコンエピタキシヤル
層３刊近にボロンイオン注入層８を形成した（第１図ｂ
図示）。
に開孔窓６を写真蝕刻法により選択的に形成する（第１
図ａ図示）。（）次いで、シリコン窒化膜５及び酸化膜
４をマスクとして露出したｎ型シリコンエピタキシヤル
層３を選択的にエツチング除去して溝ｒを形成した後、
同シリコン窒化膜５及び酸化膜４をマスクとしてボロン
をイオン注入し溝１底部のｎ型シリコンエピタキシヤル
層３刊近にボロンイオン注入層８を形成した（第１図ｂ
図示）。
（至）次いで、シリコン窒化膜５を耐酸化性マスクとし
て高温ウエツト雰囲気中で熱酸化処理し、溝７部分選択
酸化して酸化膜分離層９を形成した。この時、第１図ｃ
に示す如く、ボロンイオン注入層８が拡散して同分離層
９底部ｐ＋型反転防止層１０が形成された。つづいて、
シリコン窒化膜５及び酸化膜４を除去した後、図示しな
いが常法に従つて酸化膜分離層９で分離された島状のｎ
型シリコンエピタキシヤル層３にｐ型のベース領域を形
成し、更に同ベース領域内にｎ＋型エミツタ領域、エピ
タキシヤル層３にｎ＋型コレクタ取出し領域を形成して
Ｎｐｎバイポーラ集積回路を製造する。しかしながら、
上述した選択酸化法にあつては、高温酸化を長時間行な
う必要から、シリコン窒化膜５下に設けられた窒化膜に
起因するオキシナイトライドの生成防止を目的とする酸
化膜４を介して横方向に酸化が進行する、いわゆるサイ
ド酸化が起こり、第１図ｃに示す如くパートピーク１１
やハードヘツド１２を生じる。
て高温ウエツト雰囲気中で熱酸化処理し、溝７部分選択
酸化して酸化膜分離層９を形成した。この時、第１図ｃ
に示す如く、ボロンイオン注入層８が拡散して同分離層
９底部ｐ＋型反転防止層１０が形成された。つづいて、
シリコン窒化膜５及び酸化膜４を除去した後、図示しな
いが常法に従つて酸化膜分離層９で分離された島状のｎ
型シリコンエピタキシヤル層３にｐ型のベース領域を形
成し、更に同ベース領域内にｎ＋型エミツタ領域、エピ
タキシヤル層３にｎ＋型コレクタ取出し領域を形成して
Ｎｐｎバイポーラ集積回路を製造する。しかしながら、
上述した選択酸化法にあつては、高温酸化を長時間行な
う必要から、シリコン窒化膜５下に設けられた窒化膜に
起因するオキシナイトライドの生成防止を目的とする酸
化膜４を介して横方向に酸化が進行する、いわゆるサイ
ド酸化が起こり、第１図ｃに示す如くパートピーク１１
やハードヘツド１２を生じる。
パートピーク１１の発生は島状の素子領域の縮小化につ
ながるばかりか、同素子領域のパターン変換誤差が大き
くなつたり、写真蝕刻法による開口窓のパターン精度の
悪化、微細な開口窓の形成困難等を招いたりする。前記
パートヘッドの発生は、ｎ型シリコンエピタキシヤル層
３表面の段差となり、配線の断切れにつながる欠点があ
る。また、溝７の側面が深さ方向と同程度、横方向にも
酸化されるため、酸化膜分離層９の幅は溝７の開口部の
幅に同層９の厚さ分の２倍の幅となり、前述のパートピ
ークの加え−Ｃ更に素子特性にも著しい悪影響を及ぼす
。例えば、シリコン窒化膜５を耐酸化性マスクとして高
温酸素雰囲気中で熱酸化処理すると、シリコン窒化膜５
とｎ型シリコンエピタキシヤル層３等とのストレス発生
、熱酸化中でのｎ型シリコンエピタキシヤル３等への熱
歪による０．Ｓ．Ｆ（０ｘｉｄａｔｉ０ｎｉｎｄｕｃｅ
ｄＳｔａｃｋｉｎｇＦａｕ１ｔｓ）等の結晶欠陥が分離
層９周囲のｎ型シリコンエピタキシヤル層３等に発生し
、素子特性を著しく劣化させる。本発明は上記欠点を解
消するためになされたもので、高温長時間の熱酸化処理
を行なわずに表面が平指で設計値どおりの微細な素子間
分離層が形成された半導体装置の製造方法を提供しよう
とするものである。
ながるばかりか、同素子領域のパターン変換誤差が大き
くなつたり、写真蝕刻法による開口窓のパターン精度の
悪化、微細な開口窓の形成困難等を招いたりする。前記
パートヘッドの発生は、ｎ型シリコンエピタキシヤル層
３表面の段差となり、配線の断切れにつながる欠点があ
る。また、溝７の側面が深さ方向と同程度、横方向にも
酸化されるため、酸化膜分離層９の幅は溝７の開口部の
幅に同層９の厚さ分の２倍の幅となり、前述のパートピ
ークの加え−Ｃ更に素子特性にも著しい悪影響を及ぼす
。例えば、シリコン窒化膜５を耐酸化性マスクとして高
温酸素雰囲気中で熱酸化処理すると、シリコン窒化膜５
とｎ型シリコンエピタキシヤル層３等とのストレス発生
、熱酸化中でのｎ型シリコンエピタキシヤル３等への熱
歪による０．Ｓ．Ｆ（０ｘｉｄａｔｉ０ｎｉｎｄｕｃｅ
ｄＳｔａｃｋｉｎｇＦａｕ１ｔｓ）等の結晶欠陥が分離
層９周囲のｎ型シリコンエピタキシヤル層３等に発生し
、素子特性を著しく劣化させる。本発明は上記欠点を解
消するためになされたもので、高温長時間の熱酸化処理
を行なわずに表面が平指で設計値どおりの微細な素子間
分離層が形成された半導体装置の製造方法を提供しよう
とするものである。
即ち、本発明は一導電型の半導体基板もしくは半導体層
上に開孔窓を有する絶縁膜を形成する工程と、この絶縁
膜をマスクとして開孔窓から露出する半導体基板もしく
は半導体層部分をエツチング除去することにより、溝部
を形成すると共に、該溝部の開口部に対して絶縁膜の庇
部を形成する工程と、溝部を含む絶縁膜上に非単結晶半
導体膜を形成する工程と、この非単結晶半導体膜をエツ
チングして前記絶縁膜の庇部直下の溝部内に非単結晶半
導体膜を残存させる工程と、溝部内の残存半導体膜を熱
酸化処理して該溝部内の一部もしくは全部を熱酸化体で
埋設するか、或いは該溝部の開口部をせばめるか、いず
れかにより素子間分離層の形成する工程とを具備したこ
とを特徴とするものである。
上に開孔窓を有する絶縁膜を形成する工程と、この絶縁
膜をマスクとして開孔窓から露出する半導体基板もしく
は半導体層部分をエツチング除去することにより、溝部
を形成すると共に、該溝部の開口部に対して絶縁膜の庇
部を形成する工程と、溝部を含む絶縁膜上に非単結晶半
導体膜を形成する工程と、この非単結晶半導体膜をエツ
チングして前記絶縁膜の庇部直下の溝部内に非単結晶半
導体膜を残存させる工程と、溝部内の残存半導体膜を熱
酸化処理して該溝部内の一部もしくは全部を熱酸化体で
埋設するか、或いは該溝部の開口部をせばめるか、いず
れかにより素子間分離層の形成する工程とを具備したこ
とを特徴とするものである。
本発明に用いる絶縁膜としては、例えば熱酸化膜、ＣＶ
Ｄ−ＳｌＯ２膜、或いは熱酸化膜とシリコン窒化膜との
二層構造膜等を挙げることができる。
Ｄ−ＳｌＯ２膜、或いは熱酸化膜とシリコン窒化膜との
二層構造膜等を挙げることができる。
本発明における非単結晶半導体膜は熱酸化により酸化物
に変換されることによつて溝部内を酸化物で埋めるため
に用いられる。こうした半導体膜は単結晶の半導体（例
えば基板、半導体層）に比べて酸化レートが速いために
、短時間で酸化物に変換できる利点を有する。かかる非
単結晶半導体膜としては、例えば多掲晶シリコン膜、も
しくはリン、砒素、ボロンなどの不純物を含む多結晶シ
リコン膜、或いは非晶質シリコン膜、又はモリブデンシ
リサイド、タンタルシリサイド、タングステンシリサイ
ドなどの金属硅化物の被膜等を挙げることができる。本
発明における非単結晶半導体膜は、例えばＣＶＤ法、或
いはスパツタ法により形成される。
に変換されることによつて溝部内を酸化物で埋めるため
に用いられる。こうした半導体膜は単結晶の半導体（例
えば基板、半導体層）に比べて酸化レートが速いために
、短時間で酸化物に変換できる利点を有する。かかる非
単結晶半導体膜としては、例えば多掲晶シリコン膜、も
しくはリン、砒素、ボロンなどの不純物を含む多結晶シ
リコン膜、或いは非晶質シリコン膜、又はモリブデンシ
リサイド、タンタルシリサイド、タングステンシリサイ
ドなどの金属硅化物の被膜等を挙げることができる。本
発明における非単結晶半導体膜は、例えばＣＶＤ法、或
いはスパツタ法により形成される。
こうした非単結晶半導体膜のエツチング手段としては、
リアクテイブイオンエツチング法等の異方性エツチング
法を採用しえる。上記残存非単結晶半導体膜として、不
純物を含むもので構成する場合は、溝部内に不純物ドー
プ非単結晶半導体膜を堆積後、前記１，２の方法で形成
するか、もしくは溝部内にアンドープ非単結晶半導体膜
を堆積し、前記１，２の方法で溝部内 ５周面にアンド
ープ非単結晶半導体膜を残存させた後、該半導体膜に不
純物をドーピングするか、いずれかの手段を採用し得る
。
リアクテイブイオンエツチング法等の異方性エツチング
法を採用しえる。上記残存非単結晶半導体膜として、不
純物を含むもので構成する場合は、溝部内に不純物ドー
プ非単結晶半導体膜を堆積後、前記１，２の方法で形成
するか、もしくは溝部内にアンドープ非単結晶半導体膜
を堆積し、前記１，２の方法で溝部内 ５周面にアンド
ープ非単結晶半導体膜を残存させた後、該半導体膜に不
純物をドーピングするか、いずれかの手段を採用し得る
。
本発明における溝部内周面に残存した非単結晶半導体膜
への熱酸化処理は該半導体膜を酸化物に ｌ変換して溝
部内を埋め込むことにより素子間分離層を形成するため
に行なう。
への熱酸化処理は該半導体膜を酸化物に ｌ変換して溝
部内を埋め込むことにより素子間分離層を形成するため
に行なう。
この場合、残存半導体膜の全部を酸化物に変換してもよ
いし、その一部である表面を酸化物に変換してもよい。
次に、本発明をＭＯＳ型集積回路の製造に適用 １した
例について第２図ａ−１を参照してＮｐｎバイポーラ型
集積回路の製造に適用した例について第３図ａ−ｈを参
照して説明する。
いし、その一部である表面を酸化物に変換してもよい。
次に、本発明をＭＯＳ型集積回路の製造に適用 １した
例について第２図ａ−１を参照してＮｐｎバイポーラ型
集積回路の製造に適用した例について第３図ａ−ｈを参
照して説明する。
実施例 １
〔！〕 まず、ｐ型シリコン基板１０１の主面に厚さ
２、１０００λの酸化膜１０２を成長させた後、この酸
化膜１０２の素子間分離層形成予定部内の一部を写真蝕
刻法により選択的にエツチング除去して開孔窓１０３を
形成した（第２図ａ図示）。
２、１０００λの酸化膜１０２を成長させた後、この酸
化膜１０２の素子間分離層形成予定部内の一部を写真蝕
刻法により選択的にエツチング除去して開孔窓１０３を
形成した（第２図ａ図示）。
つづいて、酸化膜１０２をマスクとして露出す ２る基
板１０１部分をフレオン系のドライエツチング法により
等方エツチングを施して横幅が約１，０μｍの溝部１０
４を形成すると共に溝部１０４に対して酸化膜１０２の
庇部（オーバーハング部）１０５を形成した（第２図ｂ
図示）。３１ひきつづき、酸化膜１０２をマスクとして
溝部１０４の底部にボロンをイオン注入した後、熱酸化
処理を施した。
板１０１部分をフレオン系のドライエツチング法により
等方エツチングを施して横幅が約１，０μｍの溝部１０
４を形成すると共に溝部１０４に対して酸化膜１０２の
庇部（オーバーハング部）１０５を形成した（第２図ｂ
図示）。３１ひきつづき、酸化膜１０２をマスクとして
溝部１０４の底部にボロンをイオン注入した後、熱酸化
処理を施した。
この時、溝部１０４内周面に厚さ１０００λの下地酸化
膜１０６が成長されると共に、注入されたボロンが拡散
して溝部 ３．―１０４底部にｐ＋型反転防止層１０１
が形成された（第２図ｃ図示）。〔Ｉｉ〕 次いで、全
面に砒素ドープ多結晶シリコン膜１０８を減圧ＣＶＤ法
により溝部１０４が埋まるように例えば１〜１．５μｍ
の厚さで堆積した。
膜１０６が成長されると共に、注入されたボロンが拡散
して溝部 ３．―１０４底部にｐ＋型反転防止層１０１
が形成された（第２図ｃ図示）。〔Ｉｉ〕 次いで、全
面に砒素ドープ多結晶シリコン膜１０８を減圧ＣＶＤ法
により溝部１０４が埋まるように例えば１〜１．５μｍ
の厚さで堆積した。
４（この時、減圧ＣＶＤ法は凹凸状態へのステツプカバ
ーレージが良好なため、第２図ｄに示す如く多結晶シリ
コン膜１０８は溝部１０４内周面の隅々まで堆積され、
該溝部１０４が埋められた。
ーレージが良好なため、第２図ｄに示す如く多結晶シリ
コン膜１０８は溝部１０４内周面の隅々まで堆積され、
該溝部１０４が埋められた。
つづいて、リアクテイブイオンエツチング法により砒素
ドープ多結晶シリコン膜１０８をエツチングした。この
時、リアクテイブイオンエツチング法は基板１０１に対
して垂直方向にのみエツチングが進行するため、第２図
ｅに示す如く酸化膜１０２の庇部１０５直下の溝部１０
４側面及び同溝部１０４の底部に多結晶シリコン膜１０
９が残存した。１巾 次いで、シリコン基板１０１上の
酸化膜１０２を弗酸系のエツチヤントで除去した。
ドープ多結晶シリコン膜１０８をエツチングした。この
時、リアクテイブイオンエツチング法は基板１０１に対
して垂直方向にのみエツチングが進行するため、第２図
ｅに示す如く酸化膜１０２の庇部１０５直下の溝部１０
４側面及び同溝部１０４の底部に多結晶シリコン膜１０
９が残存した。１巾 次いで、シリコン基板１０１上の
酸化膜１０２を弗酸系のエツチヤントで除去した。
この時、第２図ｆに示す如く酸化膜１０２力巾己整合的
に除去された。つづいて、７００〜９００℃の低温ウエ
ツト雰囲気中で熱酸化処理した。
に除去された。つづいて、７００〜９００℃の低温ウエ
ツト雰囲気中で熱酸化処理した。
この時、溝部１０４内の残存した砒素ドープ多結晶シリ
コン膜１０９は露出した単結晶のｐ型シリコン基板１０
１に比べて酸化レートが速いことから、第２図ｇに示す
如く溝部１０４内の残存多結晶シリコン膜１０９は酸化
されて、その膜厚の２倍程度のシリコン酸化体１１０に
変換され該溝部１０４を埋めると共に、露出した基板１
０１表面に５００〜１０００λの薄い熱酸化膜１１１が
成長された。
コン膜１０９は露出した単結晶のｐ型シリコン基板１０
１に比べて酸化レートが速いことから、第２図ｇに示す
如く溝部１０４内の残存多結晶シリコン膜１０９は酸化
されて、その膜厚の２倍程度のシリコン酸化体１１０に
変換され該溝部１０４を埋めると共に、露出した基板１
０１表面に５００〜１０００λの薄い熱酸化膜１１１が
成長された。
次いで、弗酸系のエツチヤントで短時間全面エツチング
して基板１０１上の熱酸化膜１１１を除去することによ
り溝部１０４内は下地酸化膜１０６とシリコン酸化体１
１０で埋められると共に該シリコン酸化体１１０の表面
が基板１０１の表面と略同レベルとなり、これによつて
素子間分離層１１２が形成された（第２図ｈ図示）。
して基板１０１上の熱酸化膜１１１を除去することによ
り溝部１０４内は下地酸化膜１０６とシリコン酸化体１
１０で埋められると共に該シリコン酸化体１１０の表面
が基板１０１の表面と略同レベルとなり、これによつて
素子間分離層１１２が形成された（第２図ｈ図示）。
つづいて、常法に従つて素子間分離層１１２で分離され
た島状の基板領域にゲート酸化膜１１３を介して砒素ド
ープ多結晶シリコンからなるゲート電極１１４を形成し
、該ゲート電極１１４及び素子間分離層１１２をマスク
としてリンを島状の基板領域にイオン注入し、拡散して
ｎ＋型のソース、ドレイン領域１１５，１１６を形成し
た後、全面にＣＶＤ−ＳｌＯ２膜１１ｒを堆積し、この
ＣＶＤ−ＳｉＯ２膜１１７にコンタクトホールを開孔し
、更にＡｌ膜の真空蒸着、パターニングによりソース、
ドレイン等のＡｌ電極１１８，１１９を形成してｎチヤ
ンネルＭＯＳ型集積回路を製造した（第２図１図示）。
しかして、本実施例１によれば、シリコン基板１０１に
設けた溝部１０４内に砒素ドープ多結晶シリコン膜１０
８を該溝部１０４が埋め込まれるように堆積した後、酸
化膜１０２の庇部１０５及びリアクテイブイオンエツチ
ングの方向性を利用して溝部１０４の内周面に多結晶シ
リコン膜１０９を残存させ、これを熱酸化処理すること
によつて、残存多結晶シリコン膜１０９からのシリコン
酸化体１１０で溝部１０４内を平担性よく埋め込んだ構
造の素子間分離層１１２を形成できる。
た島状の基板領域にゲート酸化膜１１３を介して砒素ド
ープ多結晶シリコンからなるゲート電極１１４を形成し
、該ゲート電極１１４及び素子間分離層１１２をマスク
としてリンを島状の基板領域にイオン注入し、拡散して
ｎ＋型のソース、ドレイン領域１１５，１１６を形成し
た後、全面にＣＶＤ−ＳｌＯ２膜１１ｒを堆積し、この
ＣＶＤ−ＳｉＯ２膜１１７にコンタクトホールを開孔し
、更にＡｌ膜の真空蒸着、パターニングによりソース、
ドレイン等のＡｌ電極１１８，１１９を形成してｎチヤ
ンネルＭＯＳ型集積回路を製造した（第２図１図示）。
しかして、本実施例１によれば、シリコン基板１０１に
設けた溝部１０４内に砒素ドープ多結晶シリコン膜１０
８を該溝部１０４が埋め込まれるように堆積した後、酸
化膜１０２の庇部１０５及びリアクテイブイオンエツチ
ングの方向性を利用して溝部１０４の内周面に多結晶シ
リコン膜１０９を残存させ、これを熱酸化処理すること
によつて、残存多結晶シリコン膜１０９からのシリコン
酸化体１１０で溝部１０４内を平担性よく埋め込んだ構
造の素子間分離層１１２を形成できる。
したがつて、かかる方法によれば次のような種々の効果
を有する。４単結晶のシリコン基板に比べて酸化レート
の速い残存多結晶シリコン膜１０９を熱酸化することに
より、従来の選択酸化分離技術のような高温、長時間の
熱処理を必要とせずに、溝部１０４内の残存多結晶シリ
コン膜１０９のシリコン酸化体１１０で埋め込むことが
できる。
を有する。４単結晶のシリコン基板に比べて酸化レート
の速い残存多結晶シリコン膜１０９を熱酸化することに
より、従来の選択酸化分離技術のような高温、長時間の
熱処理を必要とせずに、溝部１０４内の残存多結晶シリ
コン膜１０９のシリコン酸化体１１０で埋め込むことが
できる。
このため、素子間分離層１１２の形成工程以前の拡散層
の再分布やシリコン基板１０１の結晶欠陥発生を著しく
抑制でき、その結果閾値電圧（Ｖｔｈ）などの素子特性
の良好なＭＯＳ型集積回路を得ることができる。特に、
上述した実施例１の如く非単結晶半導体膜として砒素ド
ープ多結晶シリコン膜１０８を用いれば、アンドープ多
結晶シリコンの場合より低温（７００〜９００℃）で溝
部１０４に残存した多結晶シリコン膜をシリコン酸化体
に変換できるため、シリコン基板１０１への結晶欠陥発
生を更に抑御できる。◎ 溝部１０４内の残存多結晶シ
リコン膜１０９はシリコン基板１０１に比べて酸化レー
トが速く、熱酸化時において、ほぼ該残存多結晶シリコ
ン膜１０９のみが酸化物に変換され、シリコン基板１０
１の上面及びその溝部１０４内面には極く薄い熱酸化膜
しか成長されないため、素子間分離層１１２の深さをど
んなに深くしても、従来の選択酸化技術の如き横幅方向
への酸化膜成長を著しく抑制でき、該素子間分離層１１
２の横幅をほぼ一定にできる。
の再分布やシリコン基板１０１の結晶欠陥発生を著しく
抑制でき、その結果閾値電圧（Ｖｔｈ）などの素子特性
の良好なＭＯＳ型集積回路を得ることができる。特に、
上述した実施例１の如く非単結晶半導体膜として砒素ド
ープ多結晶シリコン膜１０８を用いれば、アンドープ多
結晶シリコンの場合より低温（７００〜９００℃）で溝
部１０４に残存した多結晶シリコン膜をシリコン酸化体
に変換できるため、シリコン基板１０１への結晶欠陥発
生を更に抑御できる。◎ 溝部１０４内の残存多結晶シ
リコン膜１０９はシリコン基板１０１に比べて酸化レー
トが速く、熱酸化時において、ほぼ該残存多結晶シリコ
ン膜１０９のみが酸化物に変換され、シリコン基板１０
１の上面及びその溝部１０４内面には極く薄い熱酸化膜
しか成長されないため、素子間分離層１１２の深さをど
んなに深くしても、従来の選択酸化技術の如き横幅方向
への酸化膜成長を著しく抑制でき、該素子間分離層１１
２の横幅をほぼ一定にできる。
その結果、素子間の分離性能に優れ、微細な幅の素子間
分離層１１２の形成が可能となり、ひいては高集積度の
ＭＯＳ型集積回路を得ることができる。特に、上述した
実施例１の如く非単結晶半導体膜として砒素ドープ多結
晶シリコン膜１０８を用いれば、シリコン基板１０１に
比べて更に酸化レートを速くできるため、横幅が一定な
素子間分離層を形成できる。また、上記実施例１の如く
溝部１０４に延出した酸化膜１０２の庇部１０５を利用
してリアクテイブイオンエツチング法の方向性エツチン
グでよつて砒素ドープ多結晶シリコン膜１０８を除去す
れば、溝部１０４内の側面等に残存多結晶シリコン膜１
０９を確実に形成できると共に、その庇部１０５の長さ
により任意の厚さの残存多結晶シリコン膜１０９を溝部
１０４の側面に形成できる。
分離層１１２の形成が可能となり、ひいては高集積度の
ＭＯＳ型集積回路を得ることができる。特に、上述した
実施例１の如く非単結晶半導体膜として砒素ドープ多結
晶シリコン膜１０８を用いれば、シリコン基板１０１に
比べて更に酸化レートを速くできるため、横幅が一定な
素子間分離層を形成できる。また、上記実施例１の如く
溝部１０４に延出した酸化膜１０２の庇部１０５を利用
してリアクテイブイオンエツチング法の方向性エツチン
グでよつて砒素ドープ多結晶シリコン膜１０８を除去す
れば、溝部１０４内の側面等に残存多結晶シリコン膜１
０９を確実に形成できると共に、その庇部１０５の長さ
により任意の厚さの残存多結晶シリコン膜１０９を溝部
１０４の側面に形成できる。
従つて、素子間分離層１１２は前記酸化膜１０２の庇部
１０５の長さによつて横幅が決定され、従来の選択酸化
技術の如く素子間分離層の深さに比例して横幅が広くな
るのを防止でき、集積集の向上と共にパターン変換誤差
を小さくできる。実施例 ２〔１〕 まず、ｐ型シリコ
ン基板２０１主面にｎ＋埋込み層２０２・・・を選択的
に形成した後、エピタキシヤル法により厚さ約３．５μ
ｍ（７）ｎ型シリコンエピタキシヤル層２０３を成長さ
せた。
１０５の長さによつて横幅が決定され、従来の選択酸化
技術の如く素子間分離層の深さに比例して横幅が広くな
るのを防止でき、集積集の向上と共にパターン変換誤差
を小さくできる。実施例 ２〔１〕 まず、ｐ型シリコ
ン基板２０１主面にｎ＋埋込み層２０２・・・を選択的
に形成した後、エピタキシヤル法により厚さ約３．５μ
ｍ（７）ｎ型シリコンエピタキシヤル層２０３を成長さ
せた。
つづいて、ｎ型シリコンエピタキシヤル層２０３を熱酸
化処理して厚さ約２０００λの酸化膜２０４を成長させ
た後、この酸化？２０４の素子分離領域形成予定部内の
一部を写真蝕刻法にょり選択的にエツチング除去して開
孔窓２０５を形成した（第３図ａ図示）。
化処理して厚さ約２０００λの酸化膜２０４を成長させ
た後、この酸化？２０４の素子分離領域形成予定部内の
一部を写真蝕刻法にょり選択的にエツチング除去して開
孔窓２０５を形成した（第３図ａ図示）。
〔１１〕 次いで、酸化膜２０４をマスクとして露出す
るシリコンエピタキシヤル層２０３をリアクテイブイオ
ンエツチング法により選択的に除去して、例えば横幅約
１．５μｍ深さ約３μｍの基板２０１にまで達する穴２
０６を形成した（第３図ｂ図示）。
るシリコンエピタキシヤル層２０３をリアクテイブイオ
ンエツチング法により選択的に除去して、例えば横幅約
１．５μｍ深さ約３μｍの基板２０１にまで達する穴２
０６を形成した（第３図ｂ図示）。
つづいて、フレオン系のドライエツチング法叉は湿式エ
ツチング法により等方エツチングを行ない、穴２０６内
面のシリコンエピタキシヤル層２０３を更に深さと幅方
向にエツチング除去して溝部２０Ｔを形成すると共に、
溝部２０７に対して酸化膜２０４の庇部２０８（オーバ
ーハング部）を形成した（第３図Ｃ図示）。ひきつづき
、熱酸化処理を施して溝部２０ｒ内面に厚さ約１０００
λの下地酸化膜２０９を成長させた後、前記酸化膜２０
４をマスクとしてボロンを下地酸化膜２０９を通してｐ
型シリコン基板２０１にイオン注入し、更に熱処理を施
して該ボロンイオンを拡散させてｐ＋型反転防止層２１
０を形成した（第ユ図Ｄ，図櫛。なお、この程において
、溝部２０７を形成した後、酸化膜２０４をマスクとし
て溝部２０７底部のｐ型シリコン基板２０１にボロンを
イオン注入し、ひきつづき熱処理を施して、溝部２０７
内面に厚さ約１０００λの下地酸化膜２０９を形成する
と共に、ボロンイオンを拡散させてｐ＋型反転防止層２
１０を形成してもよい。０１０次いで、減圧ＣＶＤ法に
より砒素ドープ多結晶シリコン膜２１１を溝部２０ｒが
埋まるように例えば１〜１．５μｍの厚さで全面に堆積
した。
ツチング法により等方エツチングを行ない、穴２０６内
面のシリコンエピタキシヤル層２０３を更に深さと幅方
向にエツチング除去して溝部２０Ｔを形成すると共に、
溝部２０７に対して酸化膜２０４の庇部２０８（オーバ
ーハング部）を形成した（第３図Ｃ図示）。ひきつづき
、熱酸化処理を施して溝部２０ｒ内面に厚さ約１０００
λの下地酸化膜２０９を成長させた後、前記酸化膜２０
４をマスクとしてボロンを下地酸化膜２０９を通してｐ
型シリコン基板２０１にイオン注入し、更に熱処理を施
して該ボロンイオンを拡散させてｐ＋型反転防止層２１
０を形成した（第ユ図Ｄ，図櫛。なお、この程において
、溝部２０７を形成した後、酸化膜２０４をマスクとし
て溝部２０７底部のｐ型シリコン基板２０１にボロンを
イオン注入し、ひきつづき熱処理を施して、溝部２０７
内面に厚さ約１０００λの下地酸化膜２０９を形成する
と共に、ボロンイオンを拡散させてｐ＋型反転防止層２
１０を形成してもよい。０１０次いで、減圧ＣＶＤ法に
より砒素ドープ多結晶シリコン膜２１１を溝部２０ｒが
埋まるように例えば１〜１．５μｍの厚さで全面に堆積
した。
この時、第３図ｅに示す如く減圧ＣＶＤ法は凹凸状態へ
のステツプカバーレージが良好なため、多結晶シリコン
膜２１１は溝部２０７の下地酸化膜２０９の隅々まで堆
積され、その溝部２０７を埋め込んだ。
のステツプカバーレージが良好なため、多結晶シリコン
膜２１１は溝部２０７の下地酸化膜２０９の隅々まで堆
積され、その溝部２０７を埋め込んだ。
つづいて、リアクテイブイオンエツチング法により砒素
ドープ多結晶シリコン膜２１１をエツチングした。この
時、リアクテイブエツチング法は基板２０１に対して垂
直方向にのみエツチングが進行するため、第３図ｆに示
す如く酸化膜２０４庇部２０８下の溝部２０７内に多結
晶シリコン膜２１２が残存した。Ｍ次いで、シリコンエ
ピタキシヤル層２０３上の酸化膜２０４を弗酸系のエツ
チヤントで処理して該酸化膜２０４を自已整合的に除去
した後、７００〜９００℃の低温ウエツト雰囲気中で熱
酸化処理した。
ドープ多結晶シリコン膜２１１をエツチングした。この
時、リアクテイブエツチング法は基板２０１に対して垂
直方向にのみエツチングが進行するため、第３図ｆに示
す如く酸化膜２０４庇部２０８下の溝部２０７内に多結
晶シリコン膜２１２が残存した。Ｍ次いで、シリコンエ
ピタキシヤル層２０３上の酸化膜２０４を弗酸系のエツ
チヤントで処理して該酸化膜２０４を自已整合的に除去
した後、７００〜９００℃の低温ウエツト雰囲気中で熱
酸化処理した。
この時、溝部２０７内の残存多結晶シリコン膜２１２は
露出した単結晶のｎ型シリコンエピタキシヤル層２０３
に比べて酸化レートが速いことから、第３図ｇに示す如
く溝部２０Ｔ内の残存多結晶シリコン膜２１２は酸化さ
れて、その膜厚の２倍程度のシリコン酸化体２１３に変
換され、該溝部２０ｒを埋めると共に、露出したシリコ
ンエピタキシヤル層２０３表面に５００〜１０００λの
薄い熱酸化膜２１４が成長された。
露出した単結晶のｎ型シリコンエピタキシヤル層２０３
に比べて酸化レートが速いことから、第３図ｇに示す如
く溝部２０Ｔ内の残存多結晶シリコン膜２１２は酸化さ
れて、その膜厚の２倍程度のシリコン酸化体２１３に変
換され、該溝部２０ｒを埋めると共に、露出したシリコ
ンエピタキシヤル層２０３表面に５００〜１０００λの
薄い熱酸化膜２１４が成長された。
Ｍ次いで、弗酸系のエツチヤントで短時間全面エツチン
グしてシリコンエピタキシヤル層２０３上の熱酸化膜２
１４を除去することにより溝部２０７内は下地酸化膜２
０９とシリコン酸化体２１３で埋められると共に該シリ
コン酸化体２１３の表面がシリコンエピタキシヤル層２
０３の表面と略同レベルとなり、これによつて素子間分
離層２１５が形成された（第３図ｈ図示）。
グしてシリコンエピタキシヤル層２０３上の熱酸化膜２
１４を除去することにより溝部２０７内は下地酸化膜２
０９とシリコン酸化体２１３で埋められると共に該シリ
コン酸化体２１３の表面がシリコンエピタキシヤル層２
０３の表面と略同レベルとなり、これによつて素子間分
離層２１５が形成された（第３図ｈ図示）。
つづいて図示しないが、常法に従つて素子間分離層２１
５で分離された島状のシリコンエピタキシヤル層（コン
クタ領域）にｐ型ベース領域を形成し、更に同ベース領
域内に信型エミツタ領域、エピタキシヤル層にｎ＋型コ
レクタ取出し領域等を形成してＮｐｎバイポーラ型集積
回路を製造した。しかして、上述した実施例２によれば
、素子間分離層の形成工程における結晶欠陥の発生を抑
制でき、かつ乎担性が良好で微細な素子間分離層２１５
を形成できるため、電流増幅率（ＨＦＥ）などの素子特
性が優れ、かつ高集積化が可能なバイポーラ型集積回路
を得ることができる。
５で分離された島状のシリコンエピタキシヤル層（コン
クタ領域）にｐ型ベース領域を形成し、更に同ベース領
域内に信型エミツタ領域、エピタキシヤル層にｎ＋型コ
レクタ取出し領域等を形成してＮｐｎバイポーラ型集積
回路を製造した。しかして、上述した実施例２によれば
、素子間分離層の形成工程における結晶欠陥の発生を抑
制でき、かつ乎担性が良好で微細な素子間分離層２１５
を形成できるため、電流増幅率（ＨＦＥ）などの素子特
性が優れ、かつ高集積化が可能なバイポーラ型集積回路
を得ることができる。
なお、本発明は上記実施例の如くｎチヤンネルＭＯＳ型
集積回路、Ｎｐｎバイポーラ型集積回路の製造のみに限
らず、ＥＣＬ（ＥｍｉｔｔｅｒｃＯｕｐｌｃｄＬＯｇｉ
ｃ），Ｉ２Ｌ（ＩｎｔｅｇｒａｔｃｄｎｊｅｃｔｉＯｎ
ＬＯｇｉｃ）などの他のバイポーラ型集積回路、或いは
ＳＩＴＬ（静電誘導型トランジスタ論理回路）の製造に
も同様に適用できるものである。
集積回路、Ｎｐｎバイポーラ型集積回路の製造のみに限
らず、ＥＣＬ（ＥｍｉｔｔｅｒｃＯｕｐｌｃｄＬＯｇｉ
ｃ），Ｉ２Ｌ（ＩｎｔｅｇｒａｔｃｄｎｊｅｃｔｉＯｎ
ＬＯｇｉｃ）などの他のバイポーラ型集積回路、或いは
ＳＩＴＬ（静電誘導型トランジスタ論理回路）の製造に
も同様に適用できるものである。
以上詳述した如く、本発明によれば高温長時間の熱処理
を行なわずに表面が半導体基体の面と略同レベルで設計
値どおりの微細な素子間分離層を形成でき、もつて該素
子間分離層で囲まれた島状の素子形成領域にトランジス
タ等を形成することにより高信頼性、高性能かつ高集積
度の半導体装置を高歩留りで製造できる等顕著な効果を
有する。
を行なわずに表面が半導体基体の面と略同レベルで設計
値どおりの微細な素子間分離層を形成でき、もつて該素
子間分離層で囲まれた島状の素子形成領域にトランジス
タ等を形成することにより高信頼性、高性能かつ高集積
度の半導体装置を高歩留りで製造できる等顕著な効果を
有する。
第１図ａ−ｃは従来の選択酸化分離技術を採用したＮｐ
ｎバイポーラ型集積回路の製造工程を示す断面図、第２
図ａ−１は本発明の実施例１におけるｎチヤンネルＭＯ
Ｓ型集積回路の製造工程を示す断面図、第３図ａ−ｈは
本発明の実施例２におけるＮｐｎバイポーラ型集積回路
の製造工程を示す断面図である。 １０１，２０１・・・・・・ｐ型シリコン基板、１０２
，２０４・・・・・・酸化膜、１０３，２０５・・・・
・・開孔窓、１０４，２０７・・・・・・溝部、１０５
，２０８・・・・・・庇部、１０８，２１１・・・・・
・砒素ドープ多結晶シリコン膜、１０９，２１２・・・
・・・残存多結晶シリコン膜、１１０，２１３・・・・
・・シリコン酸化体、１１２，２１５・・・・・・素子
間分離層、２０３・・・・・・ｎ型シリコ ンエピタキシヤル層。
ｎバイポーラ型集積回路の製造工程を示す断面図、第２
図ａ−１は本発明の実施例１におけるｎチヤンネルＭＯ
Ｓ型集積回路の製造工程を示す断面図、第３図ａ−ｈは
本発明の実施例２におけるＮｐｎバイポーラ型集積回路
の製造工程を示す断面図である。 １０１，２０１・・・・・・ｐ型シリコン基板、１０２
，２０４・・・・・・酸化膜、１０３，２０５・・・・
・・開孔窓、１０４，２０７・・・・・・溝部、１０５
，２０８・・・・・・庇部、１０８，２１１・・・・・
・砒素ドープ多結晶シリコン膜、１０９，２１２・・・
・・・残存多結晶シリコン膜、１１０，２１３・・・・
・・シリコン酸化体、１１２，２１５・・・・・・素子
間分離層、２０３・・・・・・ｎ型シリコ ンエピタキシヤル層。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板もしくは半導体層上に開孔窓
を有する絶縁膜を形成する工程と、この絶縁膜をマスク
として開孔窓から露出する半導体基板もしくは半導体層
部分をエッチング除去することにより、溝部を形成する
と共に、該溝部の開口部に対して絶縁膜の庇部を形成す
る工程と、溝部を含む絶縁膜上に非単結晶半導体膜を形
成する工程と、この非単結晶半導体膜をエッチングして
前記絶縁膜の庇部直下の溝部内に非単結晶半導体膜を残
存させる工程と、溝部内の残存半導体膜を熱酸化処理し
て該溝部内の一部もしくは全部を熱酸化体で埋設するか
、或いは該溝部の開口部をせばめるか、いずれかにより
素子間分離層を形成する工程とを具備したことを特徴と
する半導体装置の製造方法。 ２ 絶縁膜が熱酸化膜、ＣＶＤ−ＳｉＯ＿２膜、或いは
熱酸化膜とシリコン窒化膜の二層構造膜のいずれかであ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 ３ 非単結晶半導体膜が一導電型の不純物を含む多結晶
シリコン膜であることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 ４ 一導電型の不純物を含む多結晶シリコン膜が高濃度
のｎ型不純物を含む多結晶シリコン膜であることを特徴
とする特許請求の範囲第３項記載の半導体装置の製造方
法。 ５ 溝部内の残存半導体膜が高濃度の多結晶シリコンか
らなり、熱酸化において、該多結晶シリコン膜と半導体
基板もしくは半導体層との酸化レートの差を利用して残
存多結晶シリコン膜の少なくとも表面に厚い熱酸化膜を
、露出した半導体基板もしくは半導体層に薄い熱酸化膜
を、夫々成長させた後、該薄い熱酸化膜をエッチング除
去することにより溝部内を厚い酸化膜で埋込むことを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4155581A JPS5938731B2 (ja) | 1981-03-20 | 1981-03-20 | 半導体装置の製造方法 |
| EP82301254A EP0061855B1 (en) | 1981-03-20 | 1982-03-11 | Method for manufacturing semiconductor device |
| DE8282301254T DE3265339D1 (en) | 1981-03-20 | 1982-03-11 | Method for manufacturing semiconductor device |
| US06/359,485 US4471525A (en) | 1981-03-20 | 1982-03-18 | Method for manufacturing semiconductor device utilizing two-step etch and selective oxidation to form isolation regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4155581A JPS5938731B2 (ja) | 1981-03-20 | 1981-03-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57155748A JPS57155748A (en) | 1982-09-25 |
| JPS5938731B2 true JPS5938731B2 (ja) | 1984-09-19 |
Family
ID=12611671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4155581A Expired JPS5938731B2 (ja) | 1981-03-20 | 1981-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938731B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2798057B2 (ja) * | 1996-05-30 | 1998-09-17 | 日本電気株式会社 | 半導体装置およびその製造方法 |
-
1981
- 1981-03-20 JP JP4155581A patent/JPS5938731B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57155748A (en) | 1982-09-25 |
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