JPS6152981B2 - - Google Patents
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- JPS6152981B2 JPS6152981B2 JP56022238A JP2223881A JPS6152981B2 JP S6152981 B2 JPS6152981 B2 JP S6152981B2 JP 56022238 A JP56022238 A JP 56022238A JP 2223881 A JP2223881 A JP 2223881A JP S6152981 B2 JPS6152981 B2 JP S6152981B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
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- Element Separation (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路装置の製造方法、特
に同一基板に導電型の異なる半導体島領域を有す
る絶縁物分離型の半導体集積回路装置の製造方法
に関するものである。
に同一基板に導電型の異なる半導体島領域を有す
る絶縁物分離型の半導体集積回路装置の製造方法
に関するものである。
半導体集積回路装置の製造において、同一半導
体チツプ上に極性の異なる２種類の半導体素子を
形成する必要がしばしば生じる。
体チツプ上に極性の異なる２種類の半導体素子を
形成する必要がしばしば生じる。
たとえば、Ｐ型半導体基板上にPN接合分離さ
れたPNPおよびNPNバイポーラトランジスタを
形成する場合、製造工程の増加を避けようとすれ
ば、普通、PNPトランジスタはラテラル構造とな
る。このラテラル構造のPNPトランジスタは、一
般にバーテイカル構造のNPNトランジスタに比
べて電流利得、高周波特性などの電気的特性が劣
り、相補型回路のようにNPNトランジスタと組
合せて形成される場合不都合を生じる。
れたPNPおよびNPNバイポーラトランジスタを
形成する場合、製造工程の増加を避けようとすれ
ば、普通、PNPトランジスタはラテラル構造とな
る。このラテラル構造のPNPトランジスタは、一
般にバーテイカル構造のNPNトランジスタに比
べて電流利得、高周波特性などの電気的特性が劣
り、相補型回路のようにNPNトランジスタと組
合せて形成される場合不都合を生じる。
従来、同一基板上に、同程度の電気的特性を有
するPNPおよびNPNトランジスタを形成するた
め、絶縁物分離された、導電型の異なる、島領域
を有する半導体基板が使用されている。
するPNPおよびNPNトランジスタを形成するた
め、絶縁物分離された、導電型の異なる、島領域
を有する半導体基板が使用されている。
第１図ａ〜第１図ｆは従来の絶縁物分離型半導
体集積回路装置の製造方法を示すものである。
体集積回路装置の製造方法を示すものである。
第１図ａにおいて、たとえば結晶軸が＜100＞
で、Ｐ型の導電型を有する単結晶シリコン基板１
の表面に選択的に形成されたマスク２を用いて異
方性エツチングによりくぼみ部Ｄを形成する。
で、Ｐ型の導電型を有する単結晶シリコン基板１
の表面に選択的に形成されたマスク２を用いて異
方性エツチングによりくぼみ部Ｄを形成する。
次に、第１図ｂのように、くぼみ部Ｄの表面に
くぼみ部Ｄの深さと同程度の厚みのＮ型のシリコ
ンエピタキシヤル層３を成長させる。この場合、
マスク２は単結晶材料でないため、このマスク２
の表面に多結晶シリコン層４が形成される。
くぼみ部Ｄの深さと同程度の厚みのＮ型のシリコ
ンエピタキシヤル層３を成長させる。この場合、
マスク２は単結晶材料でないため、このマスク２
の表面に多結晶シリコン層４が形成される。
次に、第１図ｃのように、基板１の表面を平坦
にするため、エピタキシヤル層３および多結晶シ
リコン層４を機械的な研磨により除去する。
にするため、エピタキシヤル層３および多結晶シ
リコン層４を機械的な研磨により除去する。
さらに、マスク２を除去した後、２度のフオト
リソ工程により、基板１の選択された表面に高濃
度のP+領域７およびエピタキシヤル層３の選択
された表面に高温度のN+領域８を拡散形成す
る。次に、第１図ｄのようにエピタキシヤル層３
を選択的に異方性エツチング除去してＶ字溝Ｖを
形成する。
リソ工程により、基板１の選択された表面に高濃
度のP+領域７およびエピタキシヤル層３の選択
された表面に高温度のN+領域８を拡散形成す
る。次に、第１図ｄのようにエピタキシヤル層３
を選択的に異方性エツチング除去してＶ字溝Ｖを
形成する。
次に、第１図ｅのように、基板１の全表面に熱
成長シリコン酸化膜９を形成した後、この酸化膜
９の全表面に保持基板となる多結晶シリコン層５
を形成する。
成長シリコン酸化膜９を形成した後、この酸化膜
９の全表面に保持基板となる多結晶シリコン層５
を形成する。
次に、第１図ｆのように、基板１の裏面から酸
化膜９が露出するまで単結晶シリコンを除去して
導電型の異なる島領域を有する絶縁物分離基板を
製造する。
化膜９が露出するまで単結晶シリコンを除去して
導電型の異なる島領域を有する絶縁物分離基板を
製造する。
しかし、前述した従来の製造方法は以下のよう
な欠点を有している。
な欠点を有している。
シリコン基板上にエピタキシヤル層を成長させ
る時、多結晶シリコン層が同時に形成するため、
シリコンウエハ（シリコン基板）の成長面が凹字
状になる。この現象は、単結晶シリコンと多結晶
シリコンの物理的な性質が異なることが原因であ
ると考えられ、特にエピタキシヤル層の厚みが30
μｍ以上になるとウエハの反りが顕著になる。こ
のウエハの反りは、シリコン結晶構造にひずみを
与えるため、バイポーラトランジスタ素子におい
ては電気的特性、特に低電流領域での電流増幅率
や雑音特性を悪化させる原因となつている。ま
た、ウエハの反りによりウエハ内の温度分布のば
らつきによるエピタキシヤル成長膜の厚みの不均
一やウエハの裏面に不要なエピタキシヤル層また
は多結晶シリコン層が成長する原因となる。
る時、多結晶シリコン層が同時に形成するため、
シリコンウエハ（シリコン基板）の成長面が凹字
状になる。この現象は、単結晶シリコンと多結晶
シリコンの物理的な性質が異なることが原因であ
ると考えられ、特にエピタキシヤル層の厚みが30
μｍ以上になるとウエハの反りが顕著になる。こ
のウエハの反りは、シリコン結晶構造にひずみを
与えるため、バイポーラトランジスタ素子におい
ては電気的特性、特に低電流領域での電流増幅率
や雑音特性を悪化させる原因となつている。ま
た、ウエハの反りによりウエハ内の温度分布のば
らつきによるエピタキシヤル成長膜の厚みの不均
一やウエハの裏面に不要なエピタキシヤル層また
は多結晶シリコン層が成長する原因となる。
一般に絶縁物分離基板の製造方法は複雑であ
り、エピタキシヤル成長工程後の機械的な研磨工
程の必要は製造コストの一層の上昇を招いた。こ
の研磨工程にエツチング技術の使用が考えられる
が、エピタキシヤル層と多結晶シリコン層のエツ
チング速度が異るため、平坦な表面を得ることが
不可能である。
り、エピタキシヤル成長工程後の機械的な研磨工
程の必要は製造コストの一層の上昇を招いた。こ
の研磨工程にエツチング技術の使用が考えられる
が、エピタキシヤル層と多結晶シリコン層のエツ
チング速度が異るため、平坦な表面を得ることが
不可能である。
また、シリコン基板表面およびエピタキシヤル
層表面に高濃度不純物領域を形成するため、フオ
トリソ工程を２度必要とし、製造工程数が増加す
る欠点を有している。
層表面に高濃度不純物領域を形成するため、フオ
トリソ工程を２度必要とし、製造工程数が増加す
る欠点を有している。
この発明の目的は、エピタキシヤル成長工程
中、半導体ウエハの反りを防止した工程を含む絶
縁物分離型の半導体集積回路装置を製造する方法
を提供することである。
中、半導体ウエハの反りを防止した工程を含む絶
縁物分離型の半導体集積回路装置を製造する方法
を提供することである。
この発明の他の目的は、フオトリソ工程および
機械研磨工程数を減らして製造コストの削減を可
能にする半導体集積回路装置の製造方法を提供す
ることである。
機械研磨工程数を減らして製造コストの削減を可
能にする半導体集積回路装置の製造方法を提供す
ることである。
さらに、この発明の他の目的は、島領域の結晶
ひずみを減少して電流増幅率、雑音特性の良好な
バイポーラ型半導体集積回路装置の製造方法を提
供することにある。
ひずみを減少して電流増幅率、雑音特性の良好な
バイポーラ型半導体集積回路装置の製造方法を提
供することにある。
以下、この発明の実施例につき図面を参照して
説明する。
説明する。
第２図ａないしｊは、この発明の第１実施例に
よる半導体積回路装置の製造方法を工程順に示
す。第２図ａに示すように、＜100＞面またはこれ
に近い面方位を有し、１×1014〜５×1015／cm3程
度の低い不純物濃度のＰ型の単結晶シリコン基板
１１の表面に、まず1000Å前後の比較的膜厚の薄
い酸化膜（たとえばSiO2）１２を形成した後、厚
さ数1000Åの窒化膜（たとえばSi3N4）１３を酸化
膜１２上に成長させる。前記酸化膜１２と窒化膜
１３を所望の形状にフオトリソした後に、これら
をマスクとして異方性エツチングによりシリコン
基板１１の表面に所望の深さおよび開口寸法を有
するくぼみ部Ｄを１個または複数個形成する。こ
のくぼみ部Ｄの深さは内蔵する素子の耐圧によつ
て決定するものであり、素子耐圧200Vのバイポ
ーラトランジスタの場合には20μｍ以上の深さが
必要である。
よる半導体積回路装置の製造方法を工程順に示
す。第２図ａに示すように、＜100＞面またはこれ
に近い面方位を有し、１×1014〜５×1015／cm3程
度の低い不純物濃度のＰ型の単結晶シリコン基板
１１の表面に、まず1000Å前後の比較的膜厚の薄
い酸化膜（たとえばSiO2）１２を形成した後、厚
さ数1000Åの窒化膜（たとえばSi3N4）１３を酸化
膜１２上に成長させる。前記酸化膜１２と窒化膜
１３を所望の形状にフオトリソした後に、これら
をマスクとして異方性エツチングによりシリコン
基板１１の表面に所望の深さおよび開口寸法を有
するくぼみ部Ｄを１個または複数個形成する。こ
のくぼみ部Ｄの深さは内蔵する素子の耐圧によつ
て決定するものであり、素子耐圧200Vのバイポ
ーラトランジスタの場合には20μｍ以上の深さが
必要である。
次に、第２図ｂに示すように、シリコン基板１
１を1000℃以上の酸素雰囲気で加熱して、くびみ
部Ｄ内のシリコン基板１１の表面に数1000Å程度
以上の熱成長シリコン酸化膜１４を形成する。
１を1000℃以上の酸素雰囲気で加熱して、くびみ
部Ｄ内のシリコン基板１１の表面に数1000Å程度
以上の熱成長シリコン酸化膜１４を形成する。
次に、第２図ｃに示すように、酸化膜１２およ
び窒化膜１３をエツチング除去して、シリコン基
板１１の表面を露出する。この場合、酸化膜１４
は、酸化膜１２の厚みよりかなり厚いので、ほと
んどエツチングされずに残存する。
び窒化膜１３をエツチング除去して、シリコン基
板１１の表面を露出する。この場合、酸化膜１４
は、酸化膜１２の厚みよりかなり厚いので、ほと
んどエツチングされずに残存する。
次に、第２図ｄに示すように、シリコン基板１
１の表面に高濃度（５×1019／cm3以上）のＰ型不
純物を拡散してPNPトランジスタのコレクタ抵抗
低減のためのＰ型拡散層１５を形成した後、酸化
膜１４をエツチング除去する。
１の表面に高濃度（５×1019／cm3以上）のＰ型不
純物を拡散してPNPトランジスタのコレクタ抵抗
低減のためのＰ型拡散層１５を形成した後、酸化
膜１４をエツチング除去する。
次に、第２図ｅに示すように、所望の不純物濃
度と厚さを有するＮ型エピタキシヤル層１６をシ
リコン基板１１の表面に成長させる。
度と厚さを有するＮ型エピタキシヤル層１６をシ
リコン基板１１の表面に成長させる。
次に、Ｎ型エピタキシヤル層１６の表面に高濃
度のＮ型不純物を拡散して、NPNバイポーラト
ランジスタのコレクタ抵抗低減のためのＮ型拡散
層１７を形成する。
度のＮ型不純物を拡散して、NPNバイポーラト
ランジスタのコレクタ抵抗低減のためのＮ型拡散
層１７を形成する。
次に、第２図ｆに示すように、くぼみ部Ｄ内の
エピタキシヤル層１６の表面にマスク層（たとえ
ばSiO2膜）１８を選択的に形成する。この工程
では数10μｍの段差をもつ表面にフオトリソを実
施する必要があるが、実用上充分な高精度でパタ
ーニングすることが可能であつた。
エピタキシヤル層１６の表面にマスク層（たとえ
ばSiO2膜）１８を選択的に形成する。この工程
では数10μｍの段差をもつ表面にフオトリソを実
施する必要があるが、実用上充分な高精度でパタ
ーニングすることが可能であつた。
次に、第２図ｇに示すように、マスク層１８を
用いてエピタキシヤル層１６の異方性エツチング
を実施すると、約70度のＶ字溝が形成され、した
がつてＮ型島領域ＩおよびＰ型島領域I′が形成さ
れる。
用いてエピタキシヤル層１６の異方性エツチング
を実施すると、約70度のＶ字溝が形成され、した
がつてＮ型島領域ＩおよびＰ型島領域I′が形成さ
れる。
この異方性エツチングに使用されるエツチング
液はアルカリ性エツチング液（たとえばKOH，
エチレンジアミンピロカテコール）である。この
エツチング液のＰ型シリコンに対するエツチング
速度はシリコンの不純物濃度に依存し、特に５×
1019／cm3以上の高濃度のＰ型不純物濃度を有する
シリコンに対するエツチング速度は、それ以下の
濃度を有するシリコンに比べて約1/100程度に低
下するので選択エツチングが可能となる。したが
つて、Ｖ字溝を形成する場合、エピタキシヤル層
１６のエツチングは、高濃度のＰ型拡散層１５で
自動的に停止する。
液はアルカリ性エツチング液（たとえばKOH，
エチレンジアミンピロカテコール）である。この
エツチング液のＰ型シリコンに対するエツチング
速度はシリコンの不純物濃度に依存し、特に５×
1019／cm3以上の高濃度のＰ型不純物濃度を有する
シリコンに対するエツチング速度は、それ以下の
濃度を有するシリコンに比べて約1/100程度に低
下するので選択エツチングが可能となる。したが
つて、Ｖ字溝を形成する場合、エピタキシヤル層
１６のエツチングは、高濃度のＰ型拡散層１５で
自動的に停止する。
次に、マスク層１８を除去した後、第２図ｈに
示すように、シリコン基板１１の全表面に、半導
体素子間分離のための絶縁物として酸化膜
（SiO2）１９が形成される。
示すように、シリコン基板１１の全表面に、半導
体素子間分離のための絶縁物として酸化膜
（SiO2）１９が形成される。
次に、第２図ｉに示すように、酸化膜１９の表
面に支持基板として厚さ数100μｍの多結晶シリ
コン層２０が形成される。
面に支持基板として厚さ数100μｍの多結晶シリ
コン層２０が形成される。
次に、第２図ｊのように、シリコン基板１１の
表面を酸化膜１９が露出するまで鏡面研磨する。
これにより、同一平面内に導電型の異なる領域を
有する絶縁物分離基板が形成される。
表面を酸化膜１９が露出するまで鏡面研磨する。
これにより、同一平面内に導電型の異なる領域を
有する絶縁物分離基板が形成される。
以後、従来の半導体集積回路装置の製造工程に
より、島領域Ｉ，I′内に各々極性の異なるMOSま
たはバイポーラトランジスタ素子が形成される。
より、島領域Ｉ，I′内に各々極性の異なるMOSま
たはバイポーラトランジスタ素子が形成される。
次に、この発明の第２実施例による製造方法を
第３図ａ〜第３図ｅを参照して説明する。
第３図ａ〜第３図ｅを参照して説明する。
まず、第３図ａに示すように、Ｐ型単結晶シリ
コン基板２１の表面に高濃度のＰ型不純物を含む
絶縁層（たとえばボロンを含むCVD SiO2）２２
を形成する。
コン基板２１の表面に高濃度のＰ型不純物を含む
絶縁層（たとえばボロンを含むCVD SiO2）２２
を形成する。
次に、第３図ｂに示すように、フオトリソ技術
を使用して選択的に所望の開口寸法の開口部２６
を形成する。
を使用して選択的に所望の開口寸法の開口部２６
を形成する。
次に、ドライブイン拡散工程により第３図ｃに
示すように、絶縁層２２の直下に高濃度のＰ型拡
散層２３を形成する。
示すように、絶縁層２２の直下に高濃度のＰ型拡
散層２３を形成する。
次に、第３図ｄに示すように、絶縁層２２をマ
スクとして異方性エツチングを行い、シリコン基
板２１内にくぼみ部Ｄを形成する。
スクとして異方性エツチングを行い、シリコン基
板２１内にくぼみ部Ｄを形成する。
次に、第３図ｅに示すように、シリコン基板２
１の全表面にＮ型エピタキシヤル層２４を成長さ
せた後、このエピタキシヤル層２４の表面に高濃
度のＮ型不純物を拡散してＮ型拡散層２５を形成
する。
１の全表面にＮ型エピタキシヤル層２４を成長さ
せた後、このエピタキシヤル層２４の表面に高濃
度のＮ型不純物を拡散してＮ型拡散層２５を形成
する。
以後、第１実施例の第２図ｆ〜第２図ｊと同様
な工程で導電型の異なる絶縁物分離基板が形成さ
れる。
な工程で導電型の異なる絶縁物分離基板が形成さ
れる。
第２実施例の製造方法は、第１実施例における
第２図ａ，ｂ，ｃのような窒化膜や選択酸化膜の
形成を不要とし、かつフオトリソ工程を簡略化さ
せる利点を有している。
第２図ａ，ｂ，ｃのような窒化膜や選択酸化膜の
形成を不要とし、かつフオトリソ工程を簡略化さ
せる利点を有している。
以上説明したように、この発明によれば、エピ
タキシヤル工程中、ウエハの反りの原因となる多
結晶シリコン膜が形成されないため、ウエハの結
晶ひずみが減少して集積回路装置の特性が向上す
る効果を有する。また、この発明によれば、機械
研磨工程が一度で済むので、製造コストが減少す
る利点を有する。
タキシヤル工程中、ウエハの反りの原因となる多
結晶シリコン膜が形成されないため、ウエハの結
晶ひずみが減少して集積回路装置の特性が向上す
る効果を有する。また、この発明によれば、機械
研磨工程が一度で済むので、製造コストが減少す
る利点を有する。
この発明は、100V以上の高耐圧を必要とする
電話加入者回路やオーデイオ回路用の絶縁分離型
バイポーラ集積回路装置に特に効果的であるが、
MOS集積回路の製造に応用しても電気的特性の
向上に有効である。
電話加入者回路やオーデイオ回路用の絶縁分離型
バイポーラ集積回路装置に特に効果的であるが、
MOS集積回路の製造に応用しても電気的特性の
向上に有効である。
第１図ａないしｆは従来例の半導体集積回路装
置の製造法を工程順に示すそれぞれの断面図、第
２図ａないしｊはこの発明の一実施例による半導
体集積回路装置の製造方法を工程順に示すそれぞ
れの断面図、第３図ａないしｅはこの発明の他の
実施例による半導体集積回路装置の製造方法の一
実施例と異なつた部分を工程順にそれぞれ示す断
面図である。 １１…単結晶シリコン基板、１２…酸化膜、１
３…窒化膜、Ｄ…くぼみ部、１４…熱成長シリコ
ン酸化膜、１５…Ｐ型拡散層、１６…Ｎ型エピタ
キシヤル層、１７…Ｎ型拡散層、１８…マスク
層、Ｉ…Ｎ型島領域、I′…Ｐ型島領域、１９…酸
化膜、２０…多結晶シリコン層、２１…単結晶シ
リコン基板、２２…絶縁層、２３…Ｐ型拡散層、
２４…Ｎ型エピタキシヤル層、２５…Ｎ型拡散
層、２６…開口部。
置の製造法を工程順に示すそれぞれの断面図、第
２図ａないしｊはこの発明の一実施例による半導
体集積回路装置の製造方法を工程順に示すそれぞ
れの断面図、第３図ａないしｅはこの発明の他の
実施例による半導体集積回路装置の製造方法の一
実施例と異なつた部分を工程順にそれぞれ示す断
面図である。 １１…単結晶シリコン基板、１２…酸化膜、１
３…窒化膜、Ｄ…くぼみ部、１４…熱成長シリコ
ン酸化膜、１５…Ｐ型拡散層、１６…Ｎ型エピタ
キシヤル層、１７…Ｎ型拡散層、１８…マスク
層、Ｉ…Ｎ型島領域、I′…Ｐ型島領域、１９…酸
化膜、２０…多結晶シリコン層、２１…単結晶シ
リコン基板、２２…絶縁層、２３…Ｐ型拡散層、
２４…Ｎ型エピタキシヤル層、２５…Ｎ型拡散
層、２６…開口部。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の単結晶シリコン基板の表面にマ
スクを形成して前記シリコン基板の表面部に所望
の深さおよび開口寸法を有するくぼみ部を形成す
る工程と、前記くぼみ部の表面に第１酸化膜を形
成する工程と、前記マスクを除去してシリコン基
板の表面を露出させた後にシリコン基板の表面部
に高濃度の第１導電型拡散層を形成する工程と、
前記くぼみ部の表面および前記第１導電型拡散層
の表面に第２導電型エピタキシヤル層を形成する
工程と、このエピタキシヤル層の表面部に高濃度
の第２導電型拡散層を形成する工程と、前記くぼ
み部上の第２導電型拡散層の選択された表面へマ
スク層を形成する工程と、このマスク層の直下お
よび近傍以外の前記エピタキシヤル層および第２
導電型拡散層を除去してくぼみ部内に第２導電型
の島領域を形成する工程と、くぼみ部のマスク層
を除去した後にシリコン基板上の全表面へ第２酸
化膜を形成する工程と、この酸化膜の表面に多結
晶シリコン層を形成する工程と、前記シリコン基
板の裏面から前記第２酸化膜が露出するまで前記
基板を形成する単結晶シリコンを除去する工程と
を含むことを特徴とする半導体集積回路装置の製
造方法。 ２ 第１導電型がＰ型であり、第２導電型がＮ型
である特許請求の範囲第１項記載の半導体集積回
路装置の製造方法。 ３ 第１導電型の単結晶シリコン基板の表面部に
高濃度の第１導電型不純物を含む絶縁層を形成し
た後に所望の開口寸法の開口部を形成する工程
と、前記シリコン基板を熱処理して絶縁層の直下
に高濃度の第１導電型拡散層を形成する工程と、
前記開口部下方の前記基板を形成する単結晶シリ
コンを除去して所望の深さにくぼみ部を形成する
工程と、前記絶縁層を除去した後に前記くぼみ部
表面および第１導電型拡散層の表面に第２導電型
エピタキシヤル層を形成する工程と、このエピタ
キシヤル層の表面部に高濃度の第２導電型拡散層
を形成する工程と、前記くぼみ部上の第２導電型
拡散層の選択された表面へマスク層を形成する工
程と、このマスク層の直下および近傍以外の前記
エピタキシヤル層および第２導電型拡散層を除去
してくぼみ部内に第２導電型の島領域を形成する
工程と、くぼみ部のマスク層を除去した後にシリ
コン基板上の全表面へ酸化膜を形成する工程と、
この酸化膜の表面に多結晶シリコン層を形成する
工程と、前記シリコン基板の裏面から前記酸化膜
が露出するまで前記基板を形成する単結晶シリコ
ンを除去する工程とを含むことを特徴とする半導
体集積回路装置の製造方法。 ４ 第１導電型がＰ型であり、第２導電型がＮ型
である特許請求の範囲第３項記載の半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56022238A JPS57138156A (en) | 1981-02-19 | 1981-02-19 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56022238A JPS57138156A (en) | 1981-02-19 | 1981-02-19 | Manufacture of semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57138156A JPS57138156A (en) | 1982-08-26 |
| JPS6152981B2 true JPS6152981B2 (ja) | 1986-11-15 |
Family
ID=12077210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56022238A Granted JPS57138156A (en) | 1981-02-19 | 1981-02-19 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57138156A (ja) |
-
1981
- 1981-02-19 JP JP56022238A patent/JPS57138156A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57138156A (en) | 1982-08-26 |
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