JP3043370B2 - 誘電体分離基板の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、誘電体分離基板特に同一基板に導電率あ
るいは導電型の異なる半導体島領域を有する誘電体分離
基板の製造方法に関するものである。

［従来の技術］ 半導体集積回路装置の製造において、同一半導体チッ
プ上に極性の異なる２種類の半導体素子を形成する必要
がしばしば生ずる。例えば、Ｎ型半導体基板上にPNPお
びNPNトランジスタを形成する場合、製造工程の増加を
避けようとすれば、普通PNPトランジスタはラテレル構
造となる。このラテラル構造のPNPトランジスタは、一
般にバーティカル構造のNPNトランジスタに比べ電流利
得、高周波特性等の電気的特性が劣り、相補型回路のよ
うにNPNトランジスタと組合わせて形成される場合不都
合を生ずる。

従来、同一基板上に同程度の電気的特性を有するPNP
およびNPNトランジスタを形成するため、絶縁分離され
た、導電型の異なる島領域を有する半導体基板が使用さ
れている。

また誘電体構造を有する半導体装置において、各単結
晶シリコン島の深さは内蔵素子の特性に関係なく通常略
均一に作られる。これに対して、高耐圧素子が形成され
る単結晶シリコン島は、逆バイアス時の空乏層幅に応じ
て深くし、低耐圧素子が形成される島は縦型NPNトラン
ジスタのコレクタ抵抗を小さくするために浅くするとい
うように、内蔵素子の特性に応じて単結晶シリコン島の
深さの最適化を図る試みもなされている。

このように、高耐圧や低耐圧等の半導体素子を同一基
板内に混載する上で、深さの異なる誘電体分離基板を製
造する方法が、特開昭55−105340号公報等に示されてお
り、他に、特公昭61−52981号公報，特開昭61−184845
号公報等には従来の相補型誘電体分離型半導体の製造方
法が示されている。以下に上記公報に示された方法につ
いて説明する。

まず、特開昭55−105340号公報に開示されている方法
について、第４図（ａ）〜（ｆ）に基づいて説明する。

まず第４図（ａ）に示すように、Ｎ型の（100）結晶
方位面を有する単結晶シリコン基板31を酸化し、通常の
ホトリソエッチングにより一方の主表面に熱酸化膜32の
パターンを形成する。

次に、第４図（ｂ）に示すように、熱酸化膜32をマス
クとして、シリコン基板31に異方性エッチングを行って
凹溝33を形成する。その後、該熱酸化膜32を除去した
後、シリコン基板31の一方の主表面に熱酸化膜を成長さ
せる。

次に、第４図（ｃ）に示すように、通常のホトリソエ
ッチングにより熱酸化膜34のパターンを形成する。

次に、第４図（ｄ）に示すように、熱酸化膜34をマス
クに再び異方性エッチングを行ってＶ字溝35を形成す
る。

次に、熱酸化膜34を除去した後、第４図（ｅ）に示す
ように、シリコン基板31の主表面にN⁺埋込層36を形成
し、そのN⁺埋込層36上に分離絶縁膜37を形成し、更に、
前記分離絶縁膜37上に多結晶シリコン等の支持体層38を
形成する。

最後に、第４図（ｆ）に示されるように、シリコン基
板31の反対側の主表面を前記Ｖ字溝35の先端が露出する
（第４図（ｅ）のＡ−Ａ線参照）まで研削、研磨するこ
とにより、深さの異なる単結晶シリコン島、つまり、深
い単結晶シリコン島39、浅いシリコン島40を有する誘電
体分離基板が完成する。

このようにして、形成された深い単結晶シリコン島39
が高耐圧素子形成領域となり、浅い単結晶シリコン島40
が低耐圧素子形成の領域となる。

次に特公昭61−52981号公報に開示されている方法に
ついて、第５図（ａ）〜（ｊ）に基づいて説明する。

先ず、第５図（ａ）に示すように、例えば（100）結
晶方位面を有するＰ型導電型単結晶シリコン基板11の主
表面側に比較的膜厚の薄い酸化膜12（例えば1000μｍ）
を形成した後、窒化膜13（例えば数1000μｍ）を該酸化
膜12上に形成し、該酸化膜12と該窒化膜13をホトリソエ
ッチングにて所望の形状のパターンを形成する。しかる
後に前記窒化膜13をマスクとして、前記単結晶シリコン
基板11の主表面側のシリコン露出部を例えばKOH,NaOH,
ヒドラジン等のアルカリ異方性エッチング液にて異方性
エッチングを行って、所望の深さを有する凹溝Ｄを１な
いし複数形成する。

次に第５図（ｂ）に示すように、前記単結晶シリコン
基板11を酸化性雰囲気にて加熱することにより、前記凹
溝Ｄ内のシリコン露出部に数1000μｍ程度以上の熱酸化
膜14を選択的に形成する。

次に第５図（ｃ）に示すように、前記窒化膜13及び前
記酸化膜12をエッチング除去して、前記単結晶シリコン
基板11の主表面側を露出する。この場合、前記熱酸化膜
14は、前記酸化膜12の膜厚より十分厚いのでほとんどエ
ッチングされずに残存する。

次に第５図（ｄ）に示すように、前記単結晶シリコン
基板11の主表面側のシリコン露出部に高濃度（例えば５
×10¹⁹／cm³以上）のＰ型不純物を拡散してPNPトランジ
スタのコレクタ抵抗低減のためのＰ型拡散層15を形成し
た後、前記熱酸化膜14をエッチング除去する。

次に第５図（ｅ）に示すように、所望の不純物濃度と
厚さを有するＮ型エピタキシャル層16を前記単結晶シリ
コン基板11の主表面に成長し、前記凹溝Ｄを埋める。し
かる後に前記Ｎ型エピタキシャル層16の主表面側に高濃
度のＮ型不純物を拡散して、NPNトランジスタのコレク
タ抵抗低減のためのＮ型拡散層17を形成する。

次に第５図（ｆ）に示すように、前記凹溝Ｄ内の前記
Ｎ型エピタキシャル層16の主表面上にマスク層18（例え
ばSiO₂膜）をホトリソエッチングにて所望のパターンを
選択的に形成する。

次に第５図（ｇ）に示すように、前記マスク層18をマ
スクとして前記Ｎ型エピタキシャル層16に異方性エッチ
ングを施すことによりＶ字溝が形成され、従ってＮ型島
領域Ｉ及びＰ型島領域Ｉ′が形成される。

この異方性エッチングに使用されるアルカリ性エッチ
ング液（例えばKOH,NaOH,ヒドラジン，エチレンジアミ
ンピロカテール等）のＰ型シリコンに対するエッチング
速度は、シリコンの不純物濃度に依存し、特に５×10¹⁹
／cm³以上の高濃度のＰ型不純物濃度を有するシリコン
に対するエッチング速度は、それ以下の濃度を有するシ
リコンに比べて約1/100程度に低下するので選択エッチ
ングが可能となる。従ってＶ字溝を形成する場合、前記
Ｎ型エピタキシャル層16のエッチングは高濃度のＰ型不
純物拡散層15で停止する。

次にマスク層18を除去した後、第５図（ｈ）に示すよ
うに、前記Ｖ字溝を含む前記単結晶シリコン基板11の主
表面側に、半導体素子間分離のための絶縁物として分離
絶縁膜19（例えばSiO₂膜）を形成する。

次に第５図（ｉ）に示すように、前記分離絶縁膜19を
介して前記単結晶シリコン基板11上に支持体層20（例え
ば多結晶シリコン）を、ほぼ該単結晶シリコン基板11と
同等の厚さまで成長させる。

次に第５図（ｊ）に示すように、前記単結晶シリコン
基板11の反対側の主表面側から前記分離絶縁膜19が露出
するまで研削及び鏡面研磨を施す。これにより同一基板
内に導電型の異なる領域を混載した誘電体分離基板が形
成される。

以後、従来の半導体集積回路装置の製造工程により、
Ｎ型島領域I,P型島領域Ｉ′内に各々極性の異なるMOSま
たはバイポーラトランジスタ素子を形成し最終的な半導
体集積回路を形成する。

また特開昭61−184845号公報には、第６図（ａ）〜
（ｅ）並びに第７図（ａ）〜（ｅ）に示すような相補型
絶縁分離基板の製造工程図の実施例が示されている。

先ず第６図（ａ）に示すように、第１導電型としての
Ｎ型単結晶シリコン基板から公知の絶縁分離基板の製造
方法により、多結晶シリコン層213を支持基体とし絶縁
分離膜27で分離されたＮ型の単結晶領域21aを有する絶
縁分離基板を形成する。

次に第６図（ｂ）に示すように、第２導電型としての
Ｐ型のエピタキシャル層を形成するためのＮ型の単結晶
島領域21aの表面に酸化膜（SiO₂）まはた窒化膜（Si
₃N₄）をマスク22として所要の形状に被着し、異方性エ
ッチングにより所望の深さおよび開口寸法をもつ第２の
くぼみ部23を形成する。なおＮ型の単結晶島領域21a内
へのくぼみ部23の形成において、絶縁分離膜27とくぼみ
部23の間には数μｍ、例えば２〜３μｍの単結晶シリコ
ン層が残るようにする。

次に第６図（ｃ）に示すように、くぼみ部23の表面に
SiO₂膜またはSi₃N₄膜からなる所要の形状のマスク層211
を利用して高濃度のＰ型拡散層212を形成する。さらに
基板表面から全ての絶縁物を除去する。

次に第６図（ｄ）に示すように、Ｐ型拡散層212の表
面に所望の不純物濃度と厚さとを有するＰ型のエピタキ
シャル層28を形成する。Ｐ型のエピタキシャル層28の厚
さはくぼみ部23の深さと同程度であればよい。

次に第６図（ｅ）に示すように、研磨により絶縁分離
膜27が露出するまでＰ型エピタキシャル層28を除去し、
同一平面上に互に導電型が異なる領域を有する絶縁分離
基板を得る。

次に、第７図（ａ）〜（ｅ）の例について述べる。

先ず、第７図（ａ）〜（ｂ）の方法は、第６図（ａ）
〜（ｂ）と全く同様である。

次に第７図（ｃ）に示すように、くぼみ部33および高
濃度なＰ型拡散層312を形成し、さらにSiO₂膜またはSi₃
N₄膜のマスク層311で被着されたＮ型単結晶領域31aを除
き、くぼみ部33の表面上の全ての絶縁物を除去する。

次に第７図（ｄ）に示すように、Ｐ型拡散層312の表
面に所望の不純物濃度を厚さとを有するＰ型のエピタキ
シャル層38を形成する。Ｎ型の単結晶島領域31aの表面
上には単結晶材料でないマスク311により多結晶シリコ
ン層39が形成される。

その後第７図（ｅ）に示すように、研磨によりマスク
層311が除去できるまでＰ型エピタキシャル層38および
多結晶シリコン層39を除去し、同一平面上に互に導電型
が異なる領域を有する絶縁分離基板を得る。

［発明が解決しようとする課題］ しかしながら、このような誘電体分離基板の製造方法
では、前記の従来の製造工程中の第４図（ｃ）のホト
リソエッチング工程において、深い単結晶シリコン島領
域となる段差付近でのレジストの密着性が悪くなり、第
８図（ａ）に示すように、レジスト42は段差部41におけ
る熱酸化膜34を充分にカバーすることができない。この
ため、次の酸化膜エッチング工程において、残存させる
べき熱酸化膜34も段差部41付近のものは除去されてしま
い、ついには、次の工程である第４図（ｄ）の異方性エ
ッチング工程において、第８図（ｂ）に示すように、段
差部分41がエッチングされてしまう。

又、第８図（ａ）に示すように、凹部43にレジスト42
がたまり易く、凸部と凹部のレジスト42の膜厚差が大き
いので露光条件の最適化が困難であり、更に、段差があ
るので凹部上のホトリソエッチング精度が悪かった。

また前記の製造工程中第５図（ｆ）のＮ型エピタキ
シヤル層16を異方性エッチングする時のマスク層18を形
成するホトリソエッチング工程において、該Ｎ型エピタ
キシヤル層16の厚さは凹溝Ｄの深さと同等の通常数＋μ
ｍの厚さであるためホトリソエッチングの合せマークの
パターン崩れあるいはパターン・シフト等の影響によ
り、該Ｐ型単結晶シリコン基板11に対して合せずれが生
じる。それゆえＮ型単結晶シリコン島形成領域の設計に
際して合せずれを考慮して、Ｎ型単結晶シリコン島とＰ
型単結晶シリコン島形成領域間の距離を設定したいた
め、Ｎ型単結晶シリコン島形成領域が必要以上に大きく
なりチップ縮小化の妨げとなっていた。

更に、同ホトリソエッチング工程において凹溝Ｄの段
差が数＋μｍあることによりホトリソエッチング精度の
低下を来し、Ｎ型単結晶シリコン島の寸法精度が低下
し、さらには形状崩れが発生するという問題が生じる。
これにより耐圧低下等の内蔵素子電気特性への悪影響を
及ぼし歩留り低下原因の一つになっていた。

また前記の第６図及び第７図の方法の場合、第９図
（ａ），（ｂ）に示すように、分離側壁にも単結晶シリ
コンが残るようにしているので、同一分離島内に（10
0），（111）結晶面が成長してしまうため素子特性の品
質が低下する問題がある。

そして、以上の点より、最終的に深い単結晶シリコン
島の形状が崩れ、浅い単結晶シリコン島の島寸法精度が
悪いため、それらの島に形成される半導体装置の電気特
性に悪影響を及ぼしていた。

また、低耐圧素子形成領域の縦型NPNトランジスタの
コレクタ抵抗を低減させる手段として、単結晶シリコン
島を浅くするだけでは高耐圧素子用の高比抵抗基板のた
め限界があるので低耐圧，高耐圧素子混載型の誘電体分
離基板においては、低耐圧素子の電気特性の低下が余儀
無くされていた。

本発明は以上述べた誘電体分離基板の分離精度の低下
による内蔵素子電気特性の低下及びチップ縮小化の妨げ
の問題点を除去し、分離精度の優れた誘電体分離基板の
製造方法を提供するものである。

更に、本発明は、前述のホトリソエッチング工程にお
ける段差部での深い単結晶シリコン島の形状崩れ及び浅
い単結晶シリコン島の島寸法精度低下さらには低耐圧素
子の電気特性の低下の問題点を除去し、電気特性が良好
な低耐圧，高耐圧素子を混載した半導体領域を有する誘
電体分離基板の製造方法及び電気特性が良好な導電型の
異なる半導体領域を有する相補型誘電体分離基板の製造
方法を提供することを目的とする。

［課題を解決するための手段］ この第１の発明は、同一基板に低耐圧および高耐圧素
子を混載した半導体島領域を有する誘電体分離基板の製
造方法において、従来の製造方法にて高耐圧素子用の誘
電体分離基板を形成後、所望の単結晶シリコン島の主表
面側よりエッチングを施して所望の深さの凹溝を形成
し、該凹溝に埋込み拡散を施し、しかる後、選択ラテラ
ルエピタキシヤル成長法を用い、横／縦方向のエピタキ
シヤル成長度比を1.2になる条件にて、前記凹溝の深さ
以上の厚さおよび所望の抵抗率を有するエピタキシヤル
層を形成し、さらに前記単結晶シリコン島の主表面側よ
り研磨を施すことによって前記誘電体分離基板を形成す
るようにしたものである。

この第２の発明は、同一基板に導電型の異なる半導体
領域を有する誘電体分離基板の製造方法において、従来
の製造方法にてＰ型単結晶シリコン島を有する誘電体分
離基板を形成後、該Ｐ型単結晶シリコン島の底辺に形成
した高濃度Ｐ型埋込み拡散層をエッチング停止層とし
て、所望のＰ型単結晶シリコン島にエッチングを施して
凹溝を形成し、該Ｐ型埋込み拡散層に高濃度のＮ型不純
物を拡散することによりＮ型埋込み拡散層に変える。し
かる後に、選択ラテラルエピタキシヤル成長法を用い、
横／縦方向のエピタキシヤル成長度比を1.2になる条件
にて、前記凹溝の深さ以上の厚さを有するエピタキシヤ
ル層を成長せしめ、さらに前記Ｐ型単結晶シリコン島の
主表面側より研磨を施すことによって前記誘電体分離基
板を形成するようにしたものである。

［作用］ この第１の発明は、以上の如く構成したので、従来の
数＋μｍの段差にてホトリソエッチングする必要がなく
なり、従って低耐圧素子形成領域のホトリソエッチング
寸法精度の低下及び高耐圧素子形成領域の単結晶シリコ
ン島崩れの問題がなくなり、内蔵素子電気特性の品質が
大幅に向上する。

更には、低耐圧素子形成領域として内蔵素子の特性に
応じて所望の深さ及び導電率を有する単結晶シリコン島
を形成できるようにしたので、低耐圧素子の電気特性を
損なうことなく低耐圧，高耐圧素子を混載した半導体島
領域を有する誘電体分離基板が実現可能となる。

この第２の発明は、前述の如く構成したので、従来の
数十μｍの段差にてホトリソエッチングする必要がなく
なり、従ってＮ型単結晶シリコン島のホトリソエッチン
グ寸法精度の低下及びＮ型単結晶シリコン島崩れの問題
がなくなり、内蔵素子電気特性の品質が大幅に向上す
る。

更には、Ｎ型単結晶シリコン島の位置はＰ型単結晶シ
リコン島形成時のホトリソエッチング寸法精度にて任意
に決定されるので、従来のようなＰ型単結晶シリコン島
に対するＮ型単結晶シリコン島の合せずれを考慮する必
要がなくなり、Ｐ型及びＮ型単結晶シリコン島間の寸法
を低減することができ、チップの縮小化が可能な導電型
の異なる半導体領域を混載した誘電体分離基板が実現可
能となる。

［実施例］ 以下、本発明の誘電体分離基板の製造方法の一実施例
について、第１図〜第３図に基づき説明する。

図において、１はＰ型単結晶シリコン基板、２はＮ型
単結晶シリコン基板、３はＰ型不純物拡散層、４はＮ型
不純物拡散層、4aは第１のＮ型不純物拡散層、4bは第２
のＮ型不純物拡散層、５は分離絶縁膜、６は支持体層、
７はマスク層、7aは第１のマスク材、7bは第２のマスク
材、８はＮ型エピタキシャル層、９はＰ型エピタキシャ
ル層、Ｄは凹溝、ＶはＶ字溝、I₁，I₂，I₃はＮ型単結晶
シリコン島、I₁′，I₂′，I₃′はＰ型単結晶シリコン島
である。

［実施例１］ 次に本発明の第１実施例の工程説明図である。第１図
（ａ）〜（ｆ）に基づいて第１実施例について述べる。

先ず第１図（ａ）に示すようにたとえば（100）結晶
方位面を有するＮ型単結晶シリコン基板２の主表面側
に、通常のホトリソエッチングにて、異法性エッチング
のマスクとして所望の部分を開口した熱SiO₂膜等の第１
のマスク材7aを形成する。

その後前記第１のマスク材7aをマスクとして前記Ｎ型
単結晶シリコン基板２の主表面側のシリコン露出部を、
例えばKOH,NaOH,ヒドラジン等のアルカリ異方性エッチ
ング液にて、異方性エッチングを行なって所望の深さを
有するＶ字溝Ｖを１ないし複数形成する。

次に第１図（ｂ）に示すように、前記第１のマスク材
7aを除去した後、前記Ｖ字溝Ｖを含む前記Ｎ型単結晶シ
リコン基板２の主表面側に高濃度のＮ型不純物を拡散し
てNPNトランジスタのコレクタ抵抗低減のための第１の
Ｎ型不純物拡散層4aを形成し、さらに分離絶縁膜５を形
成する。

しかる後に、前記分離絶縁５を介して前記Ｎ型単結晶
シリコン基板２上に該Ｎ型単結晶シリコン基板２とほぼ
同等の厚さの多結晶シリコン等の支持体層６を形成す
る。

次に前記Ｎ型単結晶シリコン基板２の底面に平行にな
るように前記支持体層６をａ−ａ′の線で示した位置ま
で除去し、次いで該Ｎ型単結晶シリコン基板２の反対側
の主表面側からｂ−ｂ′の線で示した位置まで研磨除去
することによりＮ型単結晶シリコン島I₁，I₂，I₃が互い
に前記分離絶縁膜５で囲まれた第１図（ｃ）の状態を得
る。

次に第１図（ｄ）に示すように、熱SiO₂膜等の第２の
マスク材7bを形成し、該第２のマスク材7bを通常のホト
リソエッチングにて所望のＮ型単結晶シリコン島上を部
分的に開口する。この開口部より前記第２のマスク材7b
をマスクとしてアルカリ異方性エッチングを行なって、
前記Ｎ型単結晶シリコン島I₁，I₃をエッチング除去し
て、凹溝Ｄを形成する。この時凹溝Ｄの深さは内蔵素子
の電気特性に応じて決定し、さらには前記Ｎ型単結晶シ
リコン基板２の一部を少なくとも残し、該Ｎ型単結晶シ
リコン基板２の主表面側と平行になるように設定する。
また、凹溝Ｄ内の前記分離絶縁膜５上の前記Ｎ型単結晶
シリコン基板２は完全に除去する。次に前記第２のマス
ク材7bをマスクとして高濃度のＮ型不純物を気相拡散若
しくはイオン打込み法を用いて前記凹溝Ｄ内の前記Ｎ型
単結晶シリコン基板２の反対側の主表面側上に第２のＮ
型不純物拡散層4bを形成する。

次に第１図（ｅ）に示すように、前記第２のＮ型拡散
層4b上に前記凹溝Ｄが完全に埋まるように該凹溝Ｄの深
さ以上の厚さを有し、所望の導電率を有するＮ型エピタ
キシヤル層８を形成する。

この時の前記Ｎ型エピタキシヤル層８の成長に際して
は、選択エピタキシヤル成長技術の中で、たとえば、EL
O（Epitaxial Laterol Overgrowth）技術を用いるのが
望ましく、たとえば、SiH₂Cl₂−H₂−Hclガス系の場合、
塩酸の添加量を加減することにより、縦方向に対する横
方向のエピタキシャル成長速度比を1.2倍になるように
設定することにより、該Ｎ型エピタキシヤル層８を形成
する。

次にＮ型単結晶シリコン島の底面に平行になるように
前記Ｎ型エピタキシヤル層８及び前記第２のマスク材7b
をｃ−ｃ′の線で示した位置まで除去することによりＮ
型単結晶シリコン島I₁，I₂，I₃が互いに前記分離絶縁膜
５で囲まれた第１図（ｆ）に示すような同一基板内に導
電率の異なる領域を混載した誘電体分離基板が完成され
る。

［実施例２］ 次に本発明の第２実施例の工程説明図である第２図
（ａ）〜（ｆ）に基づいて第２実施例について述べる。

先ず、第２図（ａ）に示すように、たとえば（100）
結晶方位面を有するＰ型単結晶シリコン基板１の主表面
側に、後の不純物拡散に十分耐えられるだけのマスクと
して熱SiO₂膜等のマスク層を形成し、該マスク層を通常
のホトリソエッチングにて所望の形状を部分的に開口す
る。この開口部より高濃度（たとえば５×10¹⁹／cm³以
上）のＰ型不純物を拡散してPNPトランジスタのコレク
タ抵抗低減のためＰの型不純物拡散層３を形成した後、
前記マスク層をエッチング除去する。

しかる後に前記Ｐ型不純物拡散層３をマスクとして、
前記Ｐ型単結晶シリコン基板１の主表面側の該Ｐ型不純
物拡散層３を含まないシリコン露出部をアルカリ異方性
エッチング液にて異方性エッチングを行なって、Ｖ字溝
Ｖを１個ないし複数個形成する。

次に第２図（ｂ）に示すように、前記Ｖ字溝Ｖを含む
前記Ｐ型単結晶シリコン基板１の主表面側に分離絶縁膜
５を形成する。

しかる後に前記分離絶縁膜５を介して、前記Ｐ型単結
晶シリコン基板１上に、ほぼＰ型単結晶シリコン基板１
と同等の厚さの多結晶シリコンなどの支持体層６を形成
する。

次に前記Ｐ型単結晶シリコン基板１の底面に平行にな
るように前記支持体層６をａ−ａ′の線で示した位置ま
で除去し、次いで該Ｐ型単結晶シリコン基板１の反対側
の主表面側からｂ−ｂ′の線で示した位置まで研磨除去
することにより、Ｐ型単結晶シリコン島I₁′，I₂′，
I₃′が互いに前記分離絶縁膜５で囲まれた第２図（ｃ）
の状態を得る。

次に第２図（ｄ）に示すように、熱SiO₂膜等のマスク
層７を形成し、該マスク層７を通常のホトリソエッチン
グにて所望のＰ型単結晶シリコン島上を部分的に開口す
る。この開口部より前記マスク層７をマスクとしてアル
カリ異方性エッチングを行なって前記Ｐ型単結晶シリコ
ン島I₁′，I₃′をエッチング除去して凹溝Ｄを形成す
る。この時、前記Ｐ型不純物拡散層３はアルカリ異方性
エッチングに対してエッチング停止層として働くため単
結晶領域である該Ｐ型不純物拡散層３は残る。

次に前記マスク層７をマスクとして、Ｎ型不純物を気
相拡散若しくはイオン打込み法を用いることにより前記
Ｐ型不純物拡散層３を高濃度のＮ型不純物拡散層に変
え、NPNトランジスタのコレクタ抵抗低減のためのＮ型
不純物拡散層４を形成する。

次に第２図（ｅ）に示すように、前記Ｐ型不純物拡散
層３上に前記凹溝Ｄが完全に埋まるように該凹溝Ｄの深
さ以上の厚さを有するＮ型エピタキシヤル層層８を形成
する。この時の前記Ｎ型エピタキシヤル層８の成長に際
しては、シリコン選択エピタキシヤル成長技術の中でた
とえば前述のELO技術を用いるのが望ましく、たとえ
ば、SiH₂Cl₂−H₂−Hclガス系の場合、塩酸の添加量を加
減することにより縦方向に対する横方向のエピタキシヤ
ル成長速度比を1.2倍になるように設定することにより
該Ｎ型エピタキシヤル層８を形成する。

次に単結晶シリコン島の底面に平行になるように前記
Ｎ型エピタキシヤル層８及び前記マスク層７をｃ−ｃ′
の線で示した位置まで除去することによりＰ型単結晶シ
リコン島及びＮ型単結晶シリコン島が互いに前記分離絶
縁膜５で囲まれた第２図（ｆ）に示すような同一基板内
に導電型の異なる領域を混載した誘電体分離基板が完成
される。

［実施例３］ 次に第３の実施例について第３図（ａ）〜（ｈ）に基
づき説明する。

第３の実施例においても第２の実施例と同様に、先
ず、第３図（ａ）に示すように、たとえば（100）単結
晶方位面を有するＮ型単結晶シリコン基板２の主表面側
に、後の不純物拡散に十分耐えられるだけのマスク材と
して、熱SiO₂膜等の第１のマスク材7aを形成し、該第１
のマスク7aを通常のホトリソエッチングにて所望の形状
を部分的に開口する。この開口部より高濃度のＮ型不純
物を拡散してＮ型不純物拡散層４を形成すると同時に該
Ｎ型不純物拡散層４上に後の不純物拡散に十分耐えられ
る膜厚を有する熱SiO₂膜を形成する。

次に第３図（ｂ）に示すように、前記第１のマスク材
7aをホトリソエッチングにて部分的に開口し、該開口部
より高濃度（たとえば５×10¹⁹／cm³以上）のＰ型不純
物を拡散してＰ型不純物拡散層３を形成すると同時に該
Ｐ型不純物拡散層３上に、後の異方性エッチングに十分
耐えられるだけの膜厚を有する熱SiO₂膜を形成する。

第３図（ｃ）に示すように前記第１のマスク材7aをホ
トリソエッチングにて、前記Ｎ型不純物拡散層４及び前
記Ｐ型不純物拡散層３を含まない領域を分的に開口し、
該第１のマスク材7aをマスクとして前記Ｎ型単結晶シリ
コン基板２の主表面側のシリコン露出部をアルカリ異方
性エッチング液にて異方性エッチングを行なってＶ字溝
Ｖを１ないし複数形成する。

次に第３図（ｄ）に示すように、前記Ｖ字溝Ｖを含む
前記Ｎ型単結晶シリコン基板２の主表面側に分離絶縁膜
５を形成する。

しかる後に前記分離絶縁膜５を介して、前記Ｎ型単結
晶シリコン基板２上に、ほぼ該Ｎ型単結晶シリコン基板
２と同等の厚さの多結晶シリコン等の支持体層６を形成
する。

次に前記Ｎ型単結晶シリコン基板２の底面に平行にな
るように前記支持体層６をａ−ａ′の線で示した位置ま
で除去し、次いで該Ｎ型単結晶シリコン基板２の反対側
の主表面側からのｂ−ｂ′の線で示した位置まで研磨除
去することにより、Ｎ型単結晶シリコン島I₁，I₂，I₃が
互いに前記分離絶縁膜５で囲まれた第２図（ｅ）の状態
を得る。

次に第３図（ｆ）に示すように、第２のマスク材7bを
形成し、該第２のマスク材7bをホトリソエッチングに
て、前記Ｐ型不純物拡散層３を有する前記Ｎ型単結晶シ
リコン島I₁，I₃上を部分的に開口する。この開口部より
前記第２のマスク材7bをマスクとし、また前記Ｐ型不純
物拡散層３をエッチング停止層としてアルカリ異方性エ
ッチングを行なって、前記Ｎ型単結晶シリコン島I₁，I₃
内のＮ型単結晶シリコン領域をエッチング除去して凹溝
Ｄを形成する。

次に第３図（ｇ）に示すように前記Ｐ型不純物拡散層
３上に前記凹溝Ｄが埋まるように該凹溝Ｄの深さ以上の
厚さを有するＰ型エピタキシヤル層９を形成する。

次に単結晶シリコン島の底面に平行になるように前記
Ｐ型エピタキシヤル層９及び前記第２のマスク材7bをｃ
−ｃ′の線で示した位置まで除去することにより異なる
導電型の単結晶シリコン島が互いに前記分離絶縁膜５で
囲まれた第３図（ｈ）に示すような誘電体分離基板が完
成される。

［発明の効果］ 以上詳細に説明したように本第１の発明の製造方法に
よれば、低耐圧素子形成領域となる単結晶シリコン島を
形成する工程において、従来の方法にて高耐圧素子用誘
電体分離基板を形成した後に、所望の単結晶シリコン島
にエッチングを施して該単結晶シリコン島の一部を残す
ようにし、かつ所望の深さを有した凹溝を形成し、しか
る後にＮ型エピタキシヤル成長をしＮ型単結晶シリコン
島と異なる導電率を有するエピタキシヤル層を形成する
ことにより低耐圧素子形成領域を形成したので、従来の
数＋μｍの段差にてホトリソエッチングする必要がなく
なり、従って低耐圧素子形成領域のホトリソエッチング
寸法精度の低下及び高耐圧素子形成領域の単結晶シリコ
ン島崩れの問題がなくなることにより、内蔵素子電気特
性の品質が大幅に向上する。

更には、本発明の製造方法によれば、低耐圧素子形成
領域として内蔵素子の特性に応じて所望の深さ及び導電
率を有する単結晶シリコン島を形成できるようにしたの
で、低耐圧素子の電気特性を損なうことなく低耐圧，高
耐圧素子を混載した半導体島領域を有する誘電体分離基
板が現実可能になる。

また、以上詳細に説明したように本第２の発明の製造
方法によれば、Ｎ型単結晶シリコン島を形成する工程に
おいて、従来の方法にてＰ型単結晶シリコン島を有する
誘電体分離基板を形成後に、所望のＰ型単結晶シリコン
島にエッチングを施して該単結晶シリコン島の一部を残
すようにし、かつ所望の深さを有した凹溝を形成し、し
かる後にＮ型エピタキシャル成長をすることにより異な
る導電型を有するエピタキシャルを形成したので、従来
の数十μｍの段差にてホトリソエッチングする必要がな
くなり、従ってＮ型単結晶シリコン島のホトリソエッチ
ング寸法精度低下及び島形状崩れの問題がなくなること
により、内蔵素子電気特性の品質が大幅に向上する。Ｎ
型単結晶シリコン島の位置はＰ型単結晶シリコン島形成
時のホトリソエッチングにて任意に決定されるので、従
来のようなＰ型単結晶シリコン島に対するＮ型単結晶シ
リコン島の合せずれを考慮する必要がなくなり、Ｐ型及
びＮ型単結晶シリコン島間の寸法を低減することができ
チップの縮小化が可能な導電型の異なる半導体領域を混
載した誘電体分離基板が実現可能になる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の第１実施例の工程説明
図、第２図（ａ）〜（ｆ）は本発明の第２実施例の工程
説明図、第３図（ａ）〜（ｈ）は本発明の第３実施例の
工程説明図、第４図（ａ）〜（ｆ）は従来の誘電体分離
型半導体の工程説明図、第５図（ａ）〜（ｊ）は従来の
誘電体分離基板の工程説明図、第６図（ａ）〜（ｅ）お
よび第７図（ａ）〜（ｅ）は従来の相補型絶縁分離基板
の製造工程の説明図、第８図および第９図は夫々およ
びの従来法の問題点説明図である。 図において、 1:P型単結晶シリコン基板、2:N型単結晶シリコン基板、
3:P型不純物拡散層、4:N型不純物拡散層、4a:第１のＮ
型不純物拡散層、4b:第２のＮ型不純物拡散層、5:分離
絶縁膜、6:支持体層、7:マスク層、7a:第１のマスク
材、7b:第２のマスク材、8:N型エピタキシャル層、9:P
型エピタキシャル層。V:V字溝、D:凹溝、I₁，I₂，I₃:N
型単結晶シリコン島、I₁′，I₂′，I₃′:P型単結晶シリ
コン島。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】支持体層に、第１の分離絶縁膜を介し第１
   導電型の第１の単結晶シリコン島を形成し、この第１の
   単結晶シリコン島と離間して配置され、かつ第２の分離
   絶縁膜を介し第１導電型の第２の単結晶シリコン島を形
   成する工程と、 前記第１の単結晶シリコン島を所定深さまでエッチング
   除去し、残存するこの第１の単結晶シリコン島の露出面
   がこの第１の単結晶シリコン島の底面と実質的に平行に
   なるように形成する工程と、 前記残存する第１の単結晶シリコン島露出面に、この第
   １の単結晶シリコン島より高濃度の第１導電型の不純物
   層を形成する工程と、 前記第１の単結晶シリコン島がエッチング除去された領
   域に第１導電型の半導体層を形成する工程とを有するこ
   とを特徴とする誘電体分離基板の製造方法。
2. 【請求項２】支持体層に、第１の導電型の第１の不純物
   層を介し第１導電型の第１の単結晶シリコン島を形成
   し、この第１の単結晶シリコン島と離間して配置され、
   かつ第１の導電型の第２の不純物層を介し第１導電型の
   第２の単結晶シリコン島を形成する工程と、 前記第１の不純物層が露出するまで前記第１の単結晶シ
   リコン島をエッチング除去し、この第１の不純物層の露
   出面がこの第１の単結晶シリコン島の底面と実質的に平
   行になるように形成する工程と、 前記第１の不純物層を第２導電型に変換する工程と、 前記第１の単結晶シリコン島がエッチング除去された領
   域に第２導電型の半導体層を形成する工程とを有するこ
   とを特徴とする誘電体分離基板の製造方法。
3. 【請求項３】支持体層に、第２の導電型の第１の不純物
   層を介し第１導電型の第１の単結晶シリコン島を形成
   し、この第１の単結晶シリコン島と離間して配置され、
   かつ第１の導電型の第２の不純物層を介し第１導電型の
   第２の単結晶シリコン島を形成する工程と、 前記第１の単結晶シリコン島をエッチング除去し、前記
   第１の不純物層が露出する凹部を形成する工程と、 前記凹部の前記第１の不純物層上に第２導電型の半導体
   層を形成する工程とを有することを特徴とする誘電体分
   離基板の製造方法。