JPH0297010A - Ｓｏｉウェーハ - Google Patents
ＳｏｉウェーハInfo
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- JPH0297010A JPH0297010A JP24960188A JP24960188A JPH0297010A JP H0297010 A JPH0297010 A JP H0297010A JP 24960188 A JP24960188 A JP 24960188A JP 24960188 A JP24960188 A JP 24960188A JP H0297010 A JPH0297010 A JP H0297010A
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- Japan
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- insulating substrate
- wafer
- monocrystal layer
- soi wafer
- crystal layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
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- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＣＭＯＳ等の半導体デバイスを作る際に用い
られるＳｏｌウェー八にへする。
られるＳｏｌウェー八にへする。
［従来の技術］
従来のＳｏｌウェーハ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
０ｎＩｎｓｕｌａｔｅｒ Ｗａｆｅｒ）は、第４図に示
すように、絶縁基板１上に厚さｌＯμｍ程度の薄いＳｉ
単結晶層２を有している。
０ｎＩｎｓｕｌａｔｅｒ Ｗａｆｅｒ）は、第４図に示
すように、絶縁基板１上に厚さｌＯμｍ程度の薄いＳｉ
単結晶層２を有している。
このＳＯＩウェーハは、例えば第５図に示すように、絶
縁基板となる石英ウェーハ若しくは酸化膜付Ｓｔウェー
ハ１′と、Ｓｉ単結晶層となるＳｉウェーハ２′とを貼
り合わせ、Ｓｉウェーハ２′にその厚さが１０μｍ程度
となるよう研削、研磨加工を施して得られる。
縁基板となる石英ウェーハ若しくは酸化膜付Ｓｔウェー
ハ１′と、Ｓｉ単結晶層となるＳｉウェーハ２′とを貼
り合わせ、Ｓｉウェーハ２′にその厚さが１０μｍ程度
となるよう研削、研磨加工を施して得られる。
［発明が解決しようとする課題］
しかしながら、上記従来のＳＯＩウェー八にへいては、
Ｓｉ、Ｉ＄Ｌ結晶層２は、１μｍ程度の厚さが好ましい
ものの、Ｓｉウェーハ２′を研削、研磨加工により１μ
ｍ程度の厚さにすることが困難で、Ｓｉ単結晶層の厚さ
が１０μｍ程度となっている。
Ｓｉ、Ｉ＄Ｌ結晶層２は、１μｍ程度の厚さが好ましい
ものの、Ｓｉウェーハ２′を研削、研磨加工により１μ
ｍ程度の厚さにすることが困難で、Ｓｉ単結晶層の厚さ
が１０μｍ程度となっている。
又、上記ＳＯＩウェー八かへ半導体デバイスを製造する
場合は、第６図に示すように、Ｓｉ単結晶層２を適宜に
切削して素子３を形成した後、第７図に示すように、素
子３同志を電気的に絶縁するため、素子３間に５ｉ０２
等の絶縁物４を充填したり、あるいはＳｉ単結晶層２の
所要部分に酸化処理を施して電気的に絶縁された素子を
形成しなければならない。
場合は、第６図に示すように、Ｓｉ単結晶層２を適宜に
切削して素子３を形成した後、第７図に示すように、素
子３同志を電気的に絶縁するため、素子３間に５ｉ０２
等の絶縁物４を充填したり、あるいはＳｉ単結晶層２の
所要部分に酸化処理を施して電気的に絶縁された素子を
形成しなければならない。
そこで、本発明は、１０μｍ未満の厚さの５ｉｌＬ結高
層が得られると共に、素子の形成を容易とし得るＳＯＩ
ウェーへの提供を目的とする。
層が得られると共に、素子の形成を容易とし得るＳＯＩ
ウェーへの提供を目的とする。
［課題を解決するための手段］
前記課題を解決するため、本発明は、絶縁基板上にＳｉ
単結晶層を有するＳＯＩウェーハにおいて、絶縁基板と
Ｓｉ単結晶層との界面に、深さ０．０５〜１０μｍの互
いに嵌まり合う凹凸を設けたものである。
単結晶層を有するＳＯＩウェーハにおいて、絶縁基板と
Ｓｉ単結晶層との界面に、深さ０．０５〜１０μｍの互
いに嵌まり合う凹凸を設けたものである。
［作 用］
上記手段によれば、Ｓｉ単結晶層に研削加工を施すと、
絶縁基板の被加工速度がＳｉ単結晶層のそれより小さい
ため、絶縁基板の凸部上面で加工速度が低下する。従っ
て、この時点で研削が進まなくなるため、素子となる厚
さ０．０５〜１０μｍのＳｉ単結晶の島が絶縁基板の凹
部に形成され、しかも素子間が絶縁基板の凸部によって
電気的に絶縁される。
絶縁基板の被加工速度がＳｉ単結晶層のそれより小さい
ため、絶縁基板の凸部上面で加工速度が低下する。従っ
て、この時点で研削が進まなくなるため、素子となる厚
さ０．０５〜１０μｍのＳｉ単結晶の島が絶縁基板の凹
部に形成され、しかも素子間が絶縁基板の凸部によって
電気的に絶縁される。
凹凸の深さが０．０５μｍ未満の場合は素子の形成が困
難となる。又、１０μｍを超えるとシリコン基板に平坦
な表面の絶縁埋込層を形成するのが困難となる。凹凸の
深さは、０．５〜５μｍが好ましい。
難となる。又、１０μｍを超えるとシリコン基板に平坦
な表面の絶縁埋込層を形成するのが困難となる。凹凸の
深さは、０．５〜５μｍが好ましい。
絶縁基板としては、石英ウェーハ、酸化膜付Ｓｉウェー
ハその他が用いられる。
ハその他が用いられる。
［実施例］
以下、本発明の一実施例を第１図と共に説明する。
図中１１は絶縁基板で、後述の素子となるＳＬに悪影響
を与えない石英ウェーハ、酸化膜付Ｓｔウェーハ、その
他からなる。絶縁基板１１の片面には、深さ０．８μｍ
の凹凸１２が適宜に形成されている。凹凸１２の凹部１
２ａには、素子が形成されるものであり、凸部１２ｂは
、素子間を電気的に絶縁する。
を与えない石英ウェーハ、酸化膜付Ｓｔウェーハ、その
他からなる。絶縁基板１１の片面には、深さ０．８μｍ
の凹凸１２が適宜に形成されている。凹凸１２の凹部１
２ａには、素子が形成されるものであり、凸部１２ｂは
、素子間を電気的に絶縁する。
１３は絶縁基板１１の片面に設けたＳｉ単結晶層で、そ
の絶縁基板１１との接合面には、絶縁基板１１の凹凸１
２と互いに嵌まり合う深さ０，８μｍの凹凸１４が形成
されている。
の絶縁基板１１との接合面には、絶縁基板１１の凹凸１
２と互いに嵌まり合う深さ０，８μｍの凹凸１４が形成
されている。
上記構成のＳＯＩウェー八をへ造するには、例えば第２
図（ａ）に示すように、Ｓｉ単結晶層となるシリコンウ
ェーハ１３′の片面にマスクとなるＳｉ３Ｎ４層１５を
形成し、Ｓｔ、Ｎ４層１５の所望部分にＰＥＰ加工によ
り窓１６を明け（第２図（ｂ３参照）、シリコンウェー
ハ１３′の窓１６と対応する部分に０．８μｍの厚さの
選択酸化膜１７を燃焼酸化法（０２５ｊ／ｍｉｎ 、
Ｈ２５１１／ｍｉｎ、１１００℃）にて形成する（第２
図（Ｃ）参照）。その後、Ｓｉ、Ｎ４層１５をリン酸に
より取り除き（第２図（ｄ）参照）、この選択酸化膜１
７を有するシリコンウェーハ１３′を、絶縁基板となる
石英ウェーハ１１′とシリカゾルを接着剤として貼り合
わせて（第２図（ｅ）参照）第１図に示すＳＯＩウェー
八とへる。
図（ａ）に示すように、Ｓｉ単結晶層となるシリコンウ
ェーハ１３′の片面にマスクとなるＳｉ３Ｎ４層１５を
形成し、Ｓｔ、Ｎ４層１５の所望部分にＰＥＰ加工によ
り窓１６を明け（第２図（ｂ３参照）、シリコンウェー
ハ１３′の窓１６と対応する部分に０．８μｍの厚さの
選択酸化膜１７を燃焼酸化法（０２５ｊ／ｍｉｎ 、
Ｈ２５１１／ｍｉｎ、１１００℃）にて形成する（第２
図（Ｃ）参照）。その後、Ｓｉ、Ｎ４層１５をリン酸に
より取り除き（第２図（ｄ）参照）、この選択酸化膜１
７を有するシリコンウェーハ１３′を、絶縁基板となる
石英ウェーハ１１′とシリカゾルを接着剤として貼り合
わせて（第２図（ｅ）参照）第１図に示すＳＯＩウェー
八とへる。
又、上記構成のＳＯＩウェー八かへ半導体デバイスを製
造するには、Ｓｉ単結晶層１３に研削加工を施すと、絶
縁基板１１の被加工速度がＳｉ車結晶層１３のそれより
小さいため、絶縁基板１１の凹凸１２の凸部１２ｂの上
面で加工速度が低下する。従って、この時点で研削加工
を停止することにより、第３図に示すように、厚さ０．
８μｍの素子１８が絶縁基板１１の凹部１２ａに形成さ
れると共に、素子１８間が絶縁基板１１の凸部１２ｂに
よって電気的に絶縁される。
造するには、Ｓｉ単結晶層１３に研削加工を施すと、絶
縁基板１１の被加工速度がＳｉ車結晶層１３のそれより
小さいため、絶縁基板１１の凹凸１２の凸部１２ｂの上
面で加工速度が低下する。従って、この時点で研削加工
を停止することにより、第３図に示すように、厚さ０．
８μｍの素子１８が絶縁基板１１の凹部１２ａに形成さ
れると共に、素子１８間が絶縁基板１１の凸部１２ｂに
よって電気的に絶縁される。
［発明の効果］
以上のように本発明によれば、Ｓｉ単結晶層に研削加工
を施すと、絶縁基板の被加工速度がＳｉ単結晶層のそれ
より小さいため、絶縁基板の凸部上面で加工速度が低下
する。従って、この時点で研削加工を停止することによ
り、厚さ０．０５〜１０μｍの素子が絶縁基板の凹部に
形成され、しかも素子間が絶縁基板の凸部によって電気
的に絶縁されるので、従来技術に比し、１０μｍ未満の
Ｓｉ単結晶層を容易に得ることができると共に、素子間
を電気的に絶縁する工程が省略でき、素子の形成を容易
に行うことができる。
を施すと、絶縁基板の被加工速度がＳｉ単結晶層のそれ
より小さいため、絶縁基板の凸部上面で加工速度が低下
する。従って、この時点で研削加工を停止することによ
り、厚さ０．０５〜１０μｍの素子が絶縁基板の凹部に
形成され、しかも素子間が絶縁基板の凸部によって電気
的に絶縁されるので、従来技術に比し、１０μｍ未満の
Ｓｉ単結晶層を容易に得ることができると共に、素子間
を電気的に絶縁する工程が省略でき、素子の形成を容易
に行うことができる。
第１図〜第３図は本発明の一実施例を示すもので、第１
図はＳＯＩウェーへの断面図、第２図（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）はその製造方法を示す工程図、
第３図はＳＯＩウェー八かへ製造された半導体デバイス
の断面図、第４図は従来のＳＯＩウェーハの断面図、第
５図はその製造方法を示す説明図、第６図は従来のＳＯ
Ｉウェー八かへの半導体デバイスの製造方法を示す説明
図、第７図は従来のＳＯＩウェー八かへ製造された半導
体デバイスの断面図である。 １１・・・絶縁基板 １２・・・凹凸１２ａ・・
・凹部 １２ｂ・・・凸部１３・・・Ｓｉ単結
晶層 １４・・・凹凸出願人 東芝セラミックス株
式会社 第 図 第 図 第 ２′
図はＳＯＩウェーへの断面図、第２図（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）はその製造方法を示す工程図、
第３図はＳＯＩウェー八かへ製造された半導体デバイス
の断面図、第４図は従来のＳＯＩウェーハの断面図、第
５図はその製造方法を示す説明図、第６図は従来のＳＯ
Ｉウェー八かへの半導体デバイスの製造方法を示す説明
図、第７図は従来のＳＯＩウェー八かへ製造された半導
体デバイスの断面図である。 １１・・・絶縁基板 １２・・・凹凸１２ａ・・
・凹部 １２ｂ・・・凸部１３・・・Ｓｉ単結
晶層 １４・・・凹凸出願人 東芝セラミックス株
式会社 第 図 第 図 第 ２′
Claims (1)
- （１）絶縁基板上にＳｉ単結晶層を有するＳＯＩウェー
ハにおいて、絶縁基板とＳｉ単結晶層との界面に、深さ
０．０５〜１０μｍの互いに嵌まり合う凹凸を設けたこ
とを特徴とするＳＯＩウェーハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24960188A JPH0297010A (ja) | 1988-10-03 | 1988-10-03 | Ｓｏｉウェーハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24960188A JPH0297010A (ja) | 1988-10-03 | 1988-10-03 | Ｓｏｉウェーハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0297010A true JPH0297010A (ja) | 1990-04-09 |
Family
ID=17195446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24960188A Pending JPH0297010A (ja) | 1988-10-03 | 1988-10-03 | Ｓｏｉウェーハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0297010A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262438A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6245042A (ja) * | 1985-08-22 | 1987-02-27 | Nec Corp | 半導体集積回路の製造方法 |
| JPH01305534A (ja) * | 1988-06-02 | 1989-12-08 | Fujitsu Ltd | 半導体基板の製造方法 |
-
1988
- 1988-10-03 JP JP24960188A patent/JPH0297010A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262438A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6245042A (ja) * | 1985-08-22 | 1987-02-27 | Nec Corp | 半導体集積回路の製造方法 |
| JPH01305534A (ja) * | 1988-06-02 | 1989-12-08 | Fujitsu Ltd | 半導体基板の製造方法 |
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