JP2746075B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2746075B2 JP2746075B2 JP5238039A JP23803993A JP2746075B2 JP 2746075 B2 JP2746075 B2 JP 2746075B2 JP 5238039 A JP5238039 A JP 5238039A JP 23803993 A JP23803993 A JP 23803993A JP 2746075 B2 JP2746075 B2 JP 2746075B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- substrate
- groove
- region
- exposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するもので、特に高耐圧素子の素子間分離に関する
ものである。
に関するもので、特に高耐圧素子の素子間分離に関する
ものである。
【０００２】
【従来の技術】従来、例えば高耐圧パワー素子と論理回
路とを１チップ上に搭載する複合素子を形成する場合に
はパワー素子と論理回路の素子間分離が必要となる。な
お、パワー素子において駆動可能な電流量を向上させる
には論理部を形成するのと同じ面にソース及びゲートを
また反対の面にはドレインを形成する、いわゆる縦型素
子が不可欠である。すなわち、この縦型のパワー素子と
論理部を電気的に分離することのできる構造が必要とさ
れる。
路とを１チップ上に搭載する複合素子を形成する場合に
はパワー素子と論理回路の素子間分離が必要となる。な
お、パワー素子において駆動可能な電流量を向上させる
には論理部を形成するのと同じ面にソース及びゲートを
また反対の面にはドレインを形成する、いわゆる縦型素
子が不可欠である。すなわち、この縦型のパワー素子と
論理部を電気的に分離することのできる構造が必要とさ
れる。
【０００３】いわゆる素子間分離技術としてはＰＮ接合
による素子分離が一般的に知られている。このＰＮ接合
による素子間分離方法は、Ｐ型半導体素子上にＮ型エピ
タキシャル層を形成し、このエピタキシャル層の表面か
らＰ型基板に達するまで拡散によってＰ+ 層を設け、こ
のＰ+ 層によってパワー素子部と論理回路部を分離する
ものである。これにより、論理回路部をＰ+ 層により囲
んだ状態でＰＮ接合が形成され、高電圧発生時にはこの
ＰＮ接合が逆バイアスされ、論理部は他の領域と電気的
に分離することができる。
による素子分離が一般的に知られている。このＰＮ接合
による素子間分離方法は、Ｐ型半導体素子上にＮ型エピ
タキシャル層を形成し、このエピタキシャル層の表面か
らＰ型基板に達するまで拡散によってＰ+ 層を設け、こ
のＰ+ 層によってパワー素子部と論理回路部を分離する
ものである。これにより、論理回路部をＰ+ 層により囲
んだ状態でＰＮ接合が形成され、高電圧発生時にはこの
ＰＮ接合が逆バイアスされ、論理部は他の領域と電気的
に分離することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、この方
法は３００Ｖ以上のパワー素子を形成する場合には分離
用拡散層の拡散深さが４０μｍ以上となり、素子間分離
構造形成のための拡散により横方向の拡散幅が増大し、
素子形成に利用できる面積の損失が大きくなってしま
う。更にパワー素子部の外周上には、高耐圧を保持する
ための、フィールドプレート或いはガードリングといっ
た高耐圧素子構造を形成しなければならず、前記の素子
分離の拡散に加えて更に面積の損失を増大させてしまう
ことになる。また、ＰＮ接合分離は熱的に不安定であ
り、１００℃以上の高温になるとリーク電流によりラッ
チアップが発生しやすくなるという問題点も有してい
る。
法は３００Ｖ以上のパワー素子を形成する場合には分離
用拡散層の拡散深さが４０μｍ以上となり、素子間分離
構造形成のための拡散により横方向の拡散幅が増大し、
素子形成に利用できる面積の損失が大きくなってしま
う。更にパワー素子部の外周上には、高耐圧を保持する
ための、フィールドプレート或いはガードリングといっ
た高耐圧素子構造を形成しなければならず、前記の素子
分離の拡散に加えて更に面積の損失を増大させてしまう
ことになる。また、ＰＮ接合分離は熱的に不安定であ
り、１００℃以上の高温になるとリーク電流によりラッ
チアップが発生しやすくなるという問題点も有してい
る。
【０００５】本発明は上記種々の問題に鑑みてなされた
ものであり、基板表面を電流経路とする縦型のパワー素
子の形成が可能であるとともに、パワー素子の耐圧構造
に要する基板面積によりパワー素子部の素子寸法が大き
くなることを防止して素子間分離が実現できる半導体装
置の製造方法を提供することを目的とする。
ものであり、基板表面を電流経路とする縦型のパワー素
子の形成が可能であるとともに、パワー素子の耐圧構造
に要する基板面積によりパワー素子部の素子寸法が大き
くなることを防止して素子間分離が実現できる半導体装
置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
になされた請求項１記載の発明は、 第１半導体基板の一
方の面の一領域に、環状で所定深さの溝部と、この溝部
よりも浅く前記溝部で囲まれた凹部とを有する分離溝を
形成する工程と、 前記一方の面の前記分離溝及び他領域
に絶縁物を形成する工程と、 前記絶縁物が形成された前
記分離溝を充填材料で埋設する工程と、 前記一方の面の
前記他領域を面出させると共に、当該面出される他領域
の表面と前記充填材料の露出面とが略同一平面になるよ
うに前記一方の面を研磨する工程と、 前記第１半導体基
板の前記一方の面と、第２半導体基板とを接合すること
により接合基板とする工程と、 前記第１半導体基板の他
方の面から前記溝部を表出させて、前記第１半導体基板
内に、前記分離溝にて区画され前記絶縁物で電気的に分
離された分離領域、及び前記第２半導体基板と電気的に
接続した導通領域を形成する工程とを備えることを特徴
とする。 また、上記目的を達成するためになされた請求
項２記載の発明は、請求項１における前記接合基板とす
る工程は、鏡面研磨された前記第１半導体基板の一方の
面と、少なくとも一方の面が鏡面研磨された第２半導体
基板の鏡面研磨面とが接触するように接合する工程であ
ることを特徴とする。
になされた請求項１記載の発明は、 第１半導体基板の一
方の面の一領域に、環状で所定深さの溝部と、この溝部
よりも浅く前記溝部で囲まれた凹部とを有する分離溝を
形成する工程と、 前記一方の面の前記分離溝及び他領域
に絶縁物を形成する工程と、 前記絶縁物が形成された前
記分離溝を充填材料で埋設する工程と、 前記一方の面の
前記他領域を面出させると共に、当該面出される他領域
の表面と前記充填材料の露出面とが略同一平面になるよ
うに前記一方の面を研磨する工程と、 前記第１半導体基
板の前記一方の面と、第２半導体基板とを接合すること
により接合基板とする工程と、 前記第１半導体基板の他
方の面から前記溝部を表出させて、前記第１半導体基板
内に、前記分離溝にて区画され前記絶縁物で電気的に分
離された分離領域、及び前記第２半導体基板と電気的に
接続した導通領域を形成する工程とを備えることを特徴
とする。 また、上記目的を達成するためになされた請求
項２記載の発明は、請求項１における前記接合基板とす
る工程は、鏡面研磨された前記第１半導体基板の一方の
面と、少なくとも一方の面が鏡面研磨された第２半導体
基板の鏡面研磨面とが接触するように接合する工程であ
ることを特徴とする。
【０００７】
【作用及び発明の効果】上記構成の如くの請求項１また
は請求項２記載の半導体装置の製造方法によれば、第１
半導体基板の一方の面の一領域に、環状の溝部と、この
溝部よりも浅く溝部で囲まれた凹部とを有する分離溝を
形成し、その分離溝及び他領域に絶縁物を形成し、更に
この絶縁物が形成された分離溝を充填材料で埋設する。
次に一方の面を研磨することで一方の面の他領域を面出
させる。ここで、面出される他領域の表面と充填材料の
露出面とが略同一平面になるよう一方の面を研磨する。
次に第１半導体基板の一方の面と、第２半導体基板とを
接合することにより接合基板とし、第１半導体基板の他
方の面から溝部を表出させる。これにより、第１半導体
基板内に分離領域と導通領域を形成する。
は請求項２記載の半導体装置の製造方法によれば、第１
半導体基板の一方の面の一領域に、環状の溝部と、この
溝部よりも浅く溝部で囲まれた凹部とを有する分離溝を
形成し、その分離溝及び他領域に絶縁物を形成し、更に
この絶縁物が形成された分離溝を充填材料で埋設する。
次に一方の面を研磨することで一方の面の他領域を面出
させる。ここで、面出される他領域の表面と充填材料の
露出面とが略同一平面になるよう一方の面を研磨する。
次に第１半導体基板の一方の面と、第２半導体基板とを
接合することにより接合基板とし、第１半導体基板の他
方の面から溝部を表出させる。これにより、第１半導体
基板内に分離領域と導通領域を形成する。
【０００８】このように、本発明においては、導通領域
が分離領域よりも深くなり、これにより、一方の面を研
磨して他領域を面出させて第２半導体基板と接合させる
ことで、容易に導通領域と第２半導体基板とを電気的に
接続することが可能となる。従って、絶縁物で電気的に
分離された分離領域と、第２半導体基板と電気的に接続
した導通領域とを有する半導体装置を容易に形成するこ
とができる。 更に、面出される他領域の表面と充填材料
の露出面とが略同一平面になるよう第１半導体基板の一
方の面を研磨するため、面出される他領域の表面と充填
材料の露出面との間で段差が生じることを防止し、第１
半導体基板の一方の面と第２半導体基板との接合を強固
にすることができる。この結果、接合基板の接合界面
（導通領域と第２半導体基板の接合界面）における接触
抵抗を小さくできる。
が分離領域よりも深くなり、これにより、一方の面を研
磨して他領域を面出させて第２半導体基板と接合させる
ことで、容易に導通領域と第２半導体基板とを電気的に
接続することが可能となる。従って、絶縁物で電気的に
分離された分離領域と、第２半導体基板と電気的に接続
した導通領域とを有する半導体装置を容易に形成するこ
とができる。 更に、面出される他領域の表面と充填材料
の露出面とが略同一平面になるよう第１半導体基板の一
方の面を研磨するため、面出される他領域の表面と充填
材料の露出面との間で段差が生じることを防止し、第１
半導体基板の一方の面と第２半導体基板との接合を強固
にすることができる。この結果、接合基板の接合界面
（導通領域と第２半導体基板の接合界面）における接触
抵抗を小さくできる。
【０００９】また導通領域においては、第２半導体基板
と電気的に導通しているため、例えば第２半導体基板を
電流経路とする縦型のパワー素子の形成が可能である。
従って、パワー素子の耐圧構造に要する基板面積により
パワー素子部の素子寸法が大きくなることを防止して素
子間分離が実現できるという優れた効果がある。更に導
通領域と第２半導体基板の接合界面における接触抵抗が
小さいので、縦型のパワー素子の電流が接合界面で消費
されることを抑制できる。
と電気的に導通しているため、例えば第２半導体基板を
電流経路とする縦型のパワー素子の形成が可能である。
従って、パワー素子の耐圧構造に要する基板面積により
パワー素子部の素子寸法が大きくなることを防止して素
子間分離が実現できるという優れた効果がある。更に導
通領域と第２半導体基板の接合界面における接触抵抗が
小さいので、縦型のパワー素子の電流が接合界面で消費
されることを抑制できる。
【００１０】
【実施例】以下本発明を図に示す実施例に基づいて説明
する。第１図は本発明の第１実施例を適用した半導体装
置の断面図である。以下、第１図に示す半導体装置を第
２図（ａ）〜（ｈ）に示す製造工程に従って説明する。
する。第１図は本発明の第１実施例を適用した半導体装
置の断面図である。以下、第１図に示す半導体装置を第
２図（ａ）〜（ｈ）に示す製造工程に従って説明する。
【００１１】まず、第２図（ａ）の如く、低濃度の第１
半導体基板１の一方の面に所定のパターンを有する例え
ばＳｉＯ2 膜によるマスク２を形成し、第２図（ｂ）の
如く、将来ＳＯＩ構造に論理部４０を構成する論理部構
成予定領域を選択的にエッチングし、凹部３を形成す
る。凹部３の深さは後述するようにシリコンのラップポ
リッシュの精度及び素子の耐圧とも関係するが２μｍ以
上あればよい。
半導体基板１の一方の面に所定のパターンを有する例え
ばＳｉＯ2 膜によるマスク２を形成し、第２図（ｂ）の
如く、将来ＳＯＩ構造に論理部４０を構成する論理部構
成予定領域を選択的にエッチングし、凹部３を形成す
る。凹部３の深さは後述するようにシリコンのラップポ
リッシュの精度及び素子の耐圧とも関係するが２μｍ以
上あればよい。
【００１２】次に、第２図（ｃ）に示す如く、凹部３の
周縁およびパワー素子構成領域５の周縁に沿って楔状
の、すなわち深くなる程幅の狭くなる溝４を形成する。
（凹部３と溝４とで分離溝が形成される。）溝４の形成
法としては、例えば角度付ブレードによりダイシングで
溝を形成した後、溝側面の結晶欠陥除去のためＨＦ，Ｈ
ＮＯ3 ，ＣＨ3 ＣＯＯＨ混合液により化学エッチングを
施す。そして、第２図（ｄ）に示す如く、この凹部３及
び溝４を形成した面に絶縁膜６を形成する。絶縁膜材料
としては例えば熱酸化，ＣＶＤ等により形成したシリコ
ン酸化膜、或いはＣＶＤ，スパッタ法等により形成した
窒化珪素膜等が適当である。更に、ゲッタリング効果を
付加するためにＰＳＧ膜、或いはＢＰＳＧ膜を絶縁膜６
の形成後形成するようにしてもよい。
周縁およびパワー素子構成領域５の周縁に沿って楔状
の、すなわち深くなる程幅の狭くなる溝４を形成する。
（凹部３と溝４とで分離溝が形成される。）溝４の形成
法としては、例えば角度付ブレードによりダイシングで
溝を形成した後、溝側面の結晶欠陥除去のためＨＦ，Ｈ
ＮＯ3 ，ＣＨ3 ＣＯＯＨ混合液により化学エッチングを
施す。そして、第２図（ｄ）に示す如く、この凹部３及
び溝４を形成した面に絶縁膜６を形成する。絶縁膜材料
としては例えば熱酸化，ＣＶＤ等により形成したシリコ
ン酸化膜、或いはＣＶＤ，スパッタ法等により形成した
窒化珪素膜等が適当である。更に、ゲッタリング効果を
付加するためにＰＳＧ膜、或いはＢＰＳＧ膜を絶縁膜６
の形成後形成するようにしてもよい。
【００１３】しかる後、第２図（ｅ）に示す如く、凹部
３及び溝４が埋まるようにＣＶＤ法，スパッタ法，蒸着
法等により多結晶シリコン，酸化シリコン，窒化珪素等
のシールド用充填材料７を堆積させる。この時、第１半
導体基板１の反り等をできるだけ低減させるため、堆積
する充填材料は熱膨張係数が第１半導体基板１に近いこ
とが望ましく、単一材料では多結晶シリコンが適当であ
る。
３及び溝４が埋まるようにＣＶＤ法，スパッタ法，蒸着
法等により多結晶シリコン，酸化シリコン，窒化珪素等
のシールド用充填材料７を堆積させる。この時、第１半
導体基板１の反り等をできるだけ低減させるため、堆積
する充填材料は熱膨張係数が第１半導体基板１に近いこ
とが望ましく、単一材料では多結晶シリコンが適当であ
る。
【００１４】次に充填材料７をラップポリッシュ法によ
りパワー部形成領域５の第１半導体基板１の面が露出す
るまで鏡面研磨を行い、第２図（ｆ）に示す如く、鏡面
研磨面１ａを形成する。これにより第２図（ｆ）に示す
ように、凹部３及び溝４に堆積（埋設）された充填材料
７の鏡面研磨面と、パワー部形成領域５の面出された鏡
面研磨面とが略同一平面にされる。この鏡面研磨面１ａ
を有する第１半導体基板１と、少なくとも一方の面を鏡
面研磨した高濃度の第２半導体基板８とを、例えばトリ
クロルエタン煮沸，アセトン超音波洗浄、ＮＨ3 ，Ｈ2
Ｏ2 ，Ｈ2 Ｏの混合液による有機物の除去、ＨＣｌ，Ｈ
2 Ｏ2 ，Ｈ2 Ｏの混合液による金属汚染の除去および純
水洗浄を順次施することにより充分洗浄する。その後、
ＨＦ，Ｈ2 Ｏ混合液により自然酸化膜を除去した後、例
えばＨ2 ＳＯ4 −Ｈ2 Ｏ2 の混合液に浸漬することによ
り、ウエハ表面に１５Å以下の酸化膜を形成し、親水性
を持たせ、純水にて洗浄する。次に乾燥窒素等による乾
燥を行い、基板表面に吸着する水分量を制御した後、第
２図（ｇ）に示す如く、２枚の半導体基板１，８の鏡面
研磨面同士を密着させる。これにより、２枚の基板１，
８は表面に形成されたシラノール基及び表面に吸着した
水分子の水素結合により接着される。更に、この接着し
た基板１および８を例えば、窒素，アルゴン等の不活性
ガス雰囲気中で１１００℃以上、一時間以上の熱処理を
施すことにより、Ｓｉ原子同士の結合ができ、２枚の基
板１および８は強固に接合され、接合基板１０が形成さ
れる。上記のように、凹部３及び溝４に堆積（埋設）さ
れた充填材料７の鏡面研磨面と、パワー部形成領域５の
面出された鏡面研磨面とが略同一平面にされるため、面
出されるパワー部形成領域５の表面と充填材料７の露出
面との間で段差が生じることを防止できる。これによ
り、第１半導体基板１の一方の面と第２半導体基板８と
の間の接合を強固にすることができる。この結果、接合
基板１０の接合界面（パワー部形成領域５と第２半導体
基板８との間の接合界面）における接触抵抗を小さくで
きる。本実施例においては、パワー部形成領域５と第２
半導体基板８とが接触するように接合されているが、こ
の場合においてもパワー部形成領域５と第２半導体基板
８との接合界面における接触抵抗を小さくできる。
りパワー部形成領域５の第１半導体基板１の面が露出す
るまで鏡面研磨を行い、第２図（ｆ）に示す如く、鏡面
研磨面１ａを形成する。これにより第２図（ｆ）に示す
ように、凹部３及び溝４に堆積（埋設）された充填材料
７の鏡面研磨面と、パワー部形成領域５の面出された鏡
面研磨面とが略同一平面にされる。この鏡面研磨面１ａ
を有する第１半導体基板１と、少なくとも一方の面を鏡
面研磨した高濃度の第２半導体基板８とを、例えばトリ
クロルエタン煮沸，アセトン超音波洗浄、ＮＨ3 ，Ｈ2
Ｏ2 ，Ｈ2 Ｏの混合液による有機物の除去、ＨＣｌ，Ｈ
2 Ｏ2 ，Ｈ2 Ｏの混合液による金属汚染の除去および純
水洗浄を順次施することにより充分洗浄する。その後、
ＨＦ，Ｈ2 Ｏ混合液により自然酸化膜を除去した後、例
えばＨ2 ＳＯ4 −Ｈ2 Ｏ2 の混合液に浸漬することによ
り、ウエハ表面に１５Å以下の酸化膜を形成し、親水性
を持たせ、純水にて洗浄する。次に乾燥窒素等による乾
燥を行い、基板表面に吸着する水分量を制御した後、第
２図（ｇ）に示す如く、２枚の半導体基板１，８の鏡面
研磨面同士を密着させる。これにより、２枚の基板１，
８は表面に形成されたシラノール基及び表面に吸着した
水分子の水素結合により接着される。更に、この接着し
た基板１および８を例えば、窒素，アルゴン等の不活性
ガス雰囲気中で１１００℃以上、一時間以上の熱処理を
施すことにより、Ｓｉ原子同士の結合ができ、２枚の基
板１および８は強固に接合され、接合基板１０が形成さ
れる。上記のように、凹部３及び溝４に堆積（埋設）さ
れた充填材料７の鏡面研磨面と、パワー部形成領域５の
面出された鏡面研磨面とが略同一平面にされるため、面
出されるパワー部形成領域５の表面と充填材料７の露出
面との間で段差が生じることを防止できる。これによ
り、第１半導体基板１の一方の面と第２半導体基板８と
の間の接合を強固にすることができる。この結果、接合
基板１０の接合界面（パワー部形成領域５と第２半導体
基板８との間の接合界面）における接触抵抗を小さくで
きる。本実施例においては、パワー部形成領域５と第２
半導体基板８とが接触するように接合されているが、こ
の場合においてもパワー部形成領域５と第２半導体基板
８との接合界面における接触抵抗を小さくできる。
【００１５】この後、第２図（ｈ）に示す如く、第１半
導体基板１の第２半導体基板８に対向する側の表面１ｂ
に溝４が露出するまでラップポリッシュを行う。これに
より絶縁膜６で電気的に絶縁され、充填材料７により埋
められた基板内部に空洞のないＳＯＩ領域２０（分離領
域）と、第２半導体基板８と電気的に接続されたパワー
部形成領域５（導通領域）とを有する半導体基板１０が
形成される。この得られた基板１０に所定の素子を通常
のプロセスに従って形成することにより、第１図に示す
半導体装置が製造される。
導体基板１の第２半導体基板８に対向する側の表面１ｂ
に溝４が露出するまでラップポリッシュを行う。これに
より絶縁膜６で電気的に絶縁され、充填材料７により埋
められた基板内部に空洞のないＳＯＩ領域２０（分離領
域）と、第２半導体基板８と電気的に接続されたパワー
部形成領域５（導通領域）とを有する半導体基板１０が
形成される。この得られた基板１０に所定の素子を通常
のプロセスに従って形成することにより、第１図に示す
半導体装置が製造される。
【００１６】第１図は、上記製造工程において基板１と
してＮ- 型，基板８としてＮ+ 型を用いて接合したもの
で、縦型パワートランジスタ３０とこれを制御する論理
回路部４０が１つの半導体基板１０に形成されている。
この縦型パワートランジスタ３０は接合基板１０の第１
半導体基板１側の表面１ｂにソース電極３１，ゲート電
極３２が形成され、基板８の表面すなわち接合基板１０
の裏面にはドレイン電極３３が形成されている。また、
前述のごとく分離溝４は基板１の裏面すなわち接合基板
１０内部の接合面から楔状に形成してあるため、基板１
側から見た場合、Ｎ- 層は逆台形（逆メサ）形状となっ
ている。従って素子の耐圧を保持するＰＮ接合面は平坦
とされて、絶縁膜６で保護された溝４による所定の傾斜
側面により、そのＰＮ接合面周縁部においても湾曲した
部分すなわち電界集中のおこりやすい領域のない平坦面
とされ、かつ逆メサ構造を構成するため、ＰＮ接合面の
端部の電界は弱められ、基板濃度に対応した理論的に予
想される高耐圧化が可能である。しかも、前述のように
ＰＮ接合面に湾曲部がないため、ガードリングのような
水平方向に空乏層を広げて電界を緩和する余分な耐圧構
造が不用であるため、パワー素子部の面積が低減可能で
ある。さらに、絶縁膜６および基板内部の空洞の無によ
り、吸湿等が原因となるパワー素子部の表面漏れ電流が
生じることはなく、経時変化の少ない安定した耐圧が得
られる。
してＮ- 型，基板８としてＮ+ 型を用いて接合したもの
で、縦型パワートランジスタ３０とこれを制御する論理
回路部４０が１つの半導体基板１０に形成されている。
この縦型パワートランジスタ３０は接合基板１０の第１
半導体基板１側の表面１ｂにソース電極３１，ゲート電
極３２が形成され、基板８の表面すなわち接合基板１０
の裏面にはドレイン電極３３が形成されている。また、
前述のごとく分離溝４は基板１の裏面すなわち接合基板
１０内部の接合面から楔状に形成してあるため、基板１
側から見た場合、Ｎ- 層は逆台形（逆メサ）形状となっ
ている。従って素子の耐圧を保持するＰＮ接合面は平坦
とされて、絶縁膜６で保護された溝４による所定の傾斜
側面により、そのＰＮ接合面周縁部においても湾曲した
部分すなわち電界集中のおこりやすい領域のない平坦面
とされ、かつ逆メサ構造を構成するため、ＰＮ接合面の
端部の電界は弱められ、基板濃度に対応した理論的に予
想される高耐圧化が可能である。しかも、前述のように
ＰＮ接合面に湾曲部がないため、ガードリングのような
水平方向に空乏層を広げて電界を緩和する余分な耐圧構
造が不用であるため、パワー素子部の面積が低減可能で
ある。さらに、絶縁膜６および基板内部の空洞の無によ
り、吸湿等が原因となるパワー素子部の表面漏れ電流が
生じることはなく、経時変化の少ない安定した耐圧が得
られる。
【００１７】また、接合基板の内部は前述のように充填
材料７により埋められて空洞部が存在しないため、製造
工程時に基板１側の表面１ｂをラップポリッシュしても
論理部４０とパワー素子部３０の境界において欠けなど
の発生する心配はない。さらに境界部を表面１ｂに露出
させることが可能となるため、各領域への素子位置合わ
せは非常に容易である。
材料７により埋められて空洞部が存在しないため、製造
工程時に基板１側の表面１ｂをラップポリッシュしても
論理部４０とパワー素子部３０の境界において欠けなど
の発生する心配はない。さらに境界部を表面１ｂに露出
させることが可能となるため、各領域への素子位置合わ
せは非常に容易である。
【００１８】また、領域２０は単結晶基板により形成さ
れているため、素子特性が良好であり、また、絶縁層６
によってパワー部３０と絶縁分離されているため、分離
耐圧が大きく耐熱性にも優れている。次に第３図に本発
明の第２実施例を適用した複合化素子の断面構造を示
す。以下、本実施例を第４図（ａ）〜（ｆ）に示す製造
工程に従って説明する。
れているため、素子特性が良好であり、また、絶縁層６
によってパワー部３０と絶縁分離されているため、分離
耐圧が大きく耐熱性にも優れている。次に第３図に本発
明の第２実施例を適用した複合化素子の断面構造を示
す。以下、本実施例を第４図（ａ）〜（ｆ）に示す製造
工程に従って説明する。
【００１９】まず第４図（ａ）の如く、第１半導体基板
５０にマスク５１を形成した後ＳＯＩ領域及びパワー部
の端部に対応する領域に窓５２を開ける。次にＨＦ，Ｈ
ＮＯ 3 ，ＣＨ3 ＣＯＯＨ混合液の弗硝酢酸系エッチング
液により窓５２の部分をエッチングする。この時、弗硝
酢酸は窓の端部のエッチング速度が速く、第４図（ｂ）
のごとく窓に沿って溝部５３が形成されることになる。
エッチング量を所定の耐圧が得られるまでの深さにまで
行った後、マスク材５１を除去し、第１実施例と同様の
方法で第１半導体基板５０のエッチングを行った面５０
ａに酸化膜等の絶縁膜５４を形成し、第４図（ｃ）に示
す如く、充填材料５５を堆積する。しかる後、第４図
（ｄ）に示す如くパワー部に対応する領域５６が露出す
るまでラップポリッシュを行う。更に前記第２図（ｇ）
に示す工程と同様の方法で第４図（ｅ）に示す如く第１
半導体基板５０と第２半導体基板６０を接合し、一枚の
基板とする。そして最後に、第４図（ｆ）に示す如く、
第１半導体基板５０の表面を第４図（ｂ）で形成した凹
部５３が表面上に現れるまでラップポリッシュを行い、
ＳＯＩ領域２０を形成する。そして、通常のプロセスに
従って所定の素子を形成し、第３図に示す半導体装置が
製造される。
５０にマスク５１を形成した後ＳＯＩ領域及びパワー部
の端部に対応する領域に窓５２を開ける。次にＨＦ，Ｈ
ＮＯ 3 ，ＣＨ3 ＣＯＯＨ混合液の弗硝酢酸系エッチング
液により窓５２の部分をエッチングする。この時、弗硝
酢酸は窓の端部のエッチング速度が速く、第４図（ｂ）
のごとく窓に沿って溝部５３が形成されることになる。
エッチング量を所定の耐圧が得られるまでの深さにまで
行った後、マスク材５１を除去し、第１実施例と同様の
方法で第１半導体基板５０のエッチングを行った面５０
ａに酸化膜等の絶縁膜５４を形成し、第４図（ｃ）に示
す如く、充填材料５５を堆積する。しかる後、第４図
（ｄ）に示す如くパワー部に対応する領域５６が露出す
るまでラップポリッシュを行う。更に前記第２図（ｇ）
に示す工程と同様の方法で第４図（ｅ）に示す如く第１
半導体基板５０と第２半導体基板６０を接合し、一枚の
基板とする。そして最後に、第４図（ｆ）に示す如く、
第１半導体基板５０の表面を第４図（ｂ）で形成した凹
部５３が表面上に現れるまでラップポリッシュを行い、
ＳＯＩ領域２０を形成する。そして、通常のプロセスに
従って所定の素子を形成し、第３図に示す半導体装置が
製造される。
【００２０】上記方法によれば、素子間分離用の溝を形
成する工程が弗硝酢酸のエッチングという１工程だけで
行えるため、工程が、簡略化可能であり、容易にウエハ
を形成することが可能である。なお、第３図において、
第１実施例と同一構成には第１図と同一符号が付してあ
る。なお、上記種々の実施例においては、ＭＯＳ型構造
のものについて説明したが、バイボーラ型素子を複合化
するようにしたものに適用してもよい。また、基板の導
電型もＮ型で説明したが、Ｐ型であってもよい。また、
接合基板と高耐圧部についての組み合わせＰ−Ｎ，Ｐ−
Ｐ．Ｎ−Ｐ，Ｎ−Ｎの何れでも構わない。
成する工程が弗硝酢酸のエッチングという１工程だけで
行えるため、工程が、簡略化可能であり、容易にウエハ
を形成することが可能である。なお、第３図において、
第１実施例と同一構成には第１図と同一符号が付してあ
る。なお、上記種々の実施例においては、ＭＯＳ型構造
のものについて説明したが、バイボーラ型素子を複合化
するようにしたものに適用してもよい。また、基板の導
電型もＮ型で説明したが、Ｐ型であってもよい。また、
接合基板と高耐圧部についての組み合わせＰ−Ｎ，Ｐ−
Ｐ．Ｎ−Ｐ，Ｎ−Ｎの何れでも構わない。
【図１】本発明の第１実施例を適用した複合素子の断面
図である。
図である。
【図２】（ａ）〜（ｈ）は本発明の第１実施例の製造工
程順の断面図である。
程順の断面図である。
【図３】本発明の第２実施例を適用した複合素子の断面
図である。
図である。
【図４】（ａ）〜（ｆ）は本発明の第２実施例の製造工
程順の断面図である。
程順の断面図である。
Claims (2)
- 【請求項１】 第１半導体基板の一方の面の一領域に、
環状で所定深さの溝部と、この溝部よりも浅く前記溝部
で囲まれた凹部とを有する分離溝を形成する工程と、 前記一方の面の前記分離溝及び他領域に絶縁物を形成す
る工程と、前記絶縁物が形成された前記分離溝を充填材料で埋設す
る工程と、 前記一方の面の前記他領域を面出させると共に、当該面
出される他領域の表面と前記充填材料の露出面とが略同
一平面になるように前記一方の面を研磨する工程と、 前記第１半導体基板の前記一方の面と、第２半導体基板
とを接合することにより接合基板とする工程と、 前記第１半導体基板の他方の面から前記溝部を表出させ
て、前記第１半導体基板内に、前記分離溝にて区画され
前記絶縁物で電気的に分離された分離領域、及び前記第
２半導体基板と電気的に接続した導通領域を形成する工
程とを備えることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記接合基板とする工程は、鏡面研磨さ
れた前記第１半導体基板の一方の面と、少なくとも一方
の面が鏡面研磨された第２半導体基板の鏡面研磨面とが
接触するように接合する工程であることを特徴とする請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238039A JP2746075B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238039A JP2746075B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282396A Division JPH0687480B2 (ja) | 1989-05-12 | 1989-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204331A JPH06204331A (ja) | 1994-07-22 |
| JP2746075B2 true JP2746075B2 (ja) | 1998-04-28 |
Family
ID=17024266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5238039A Expired - Lifetime JP2746075B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746075B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4712301B2 (ja) * | 2001-05-25 | 2011-06-29 | 三菱電機株式会社 | 電力用半導体装置 |
| JP4843930B2 (ja) * | 2004-10-27 | 2011-12-21 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP2008182281A (ja) * | 2008-04-21 | 2008-08-07 | Toshiba Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251635A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離型半導体装置 |
| JPH0687480B2 (ja) * | 1989-10-30 | 1994-11-02 | 株式会社日本自動車部品総合研究所 | 半導体装置の製造方法 |
-
1993
- 1993-09-24 JP JP5238039A patent/JP2746075B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06204331A (ja) | 1994-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2788269B2 (ja) | 半導体装置およびその製造方法 | |
| KR920006851B1 (ko) | 반도체 집적회로 장치 및 그 제조방법 | |
| JPH04154147A (ja) | 半導体装置およびその製造方法 | |
| JPH05267439A (ja) | 半導体装置の製造方法 | |
| JPH03129765A (ja) | 半導体装置およびその製造方法 | |
| JP2685244B2 (ja) | 半導体装置の製造方法 | |
| JP2624186B2 (ja) | 貼り合わせシリコン基板の製造方法 | |
| JP2794702B2 (ja) | 半導体装置の製造方法 | |
| JP2746075B2 (ja) | 半導体装置の製造方法 | |
| JPH0687480B2 (ja) | 半導体装置の製造方法 | |
| JPH02277253A (ja) | 半導体装置の製造方法 | |
| US6333218B1 (en) | Method of etching contacts with reduced oxide stress | |
| US5851901A (en) | Method of manufacturing an isolation region of a semiconductor device with advanced planarization | |
| JP2586422B2 (ja) | 誘電体分離型複合集積回路装置の製造方法 | |
| JP3972486B2 (ja) | 半導体装置の製造方法 | |
| KR100235972B1 (ko) | 반도체 소자의 소자분리막 제조방법 | |
| JP2000031489A (ja) | 半導体装置の製造方法 | |
| KR0161722B1 (ko) | 반도체소자의 소자분리 방법 | |
| JP3116609B2 (ja) | 半導体装置の製造方法 | |
| KR20010004277A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| JP3157595B2 (ja) | 誘電体分離基板 | |
| JPH11214503A (ja) | 半導体装置の製造方法 | |
| JPH0547916A (ja) | 半導体装置の製造方法 | |
| JPH0574926A (ja) | 半導体基板の製造方法 | |
| JPH02126650A (ja) | 誘電体分離半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980113 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 12 |