JPH06204331A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06204331A JPH06204331A JP5238039A JP23803993A JPH06204331A JP H06204331 A JPH06204331 A JP H06204331A JP 5238039 A JP5238039 A JP 5238039A JP 23803993 A JP23803993 A JP 23803993A JP H06204331 A JPH06204331 A JP H06204331A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor substrate
- groove
- power
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 縦型のパワー素子が形成可能であるととも
に、パワー素子の耐圧構造に要する基板面積によりパワ
ー素子部の寸法面積が大きくなることのない素子間分離
が実現できる半導体装置を提供すること。 【構成】 第１半導体基板５０において、楔状の溝４
と、第１半導体基板１と第２半導体基板８との接合面に
は絶縁層６が設けられ、この絶縁層６に囲まれたＳＯＩ
領域（第１の機能素子部）２０と、第２半導体基板８に
電気的に導通したパワー部形成領域（第２の機能素子
部）５とが形成される。このパワー部形成領域には、Ｐ
Ｎ接合端面が溝４の側面の絶縁層６に露出したパワー素
子が形成されている。
に、パワー素子の耐圧構造に要する基板面積によりパワ
ー素子部の寸法面積が大きくなることのない素子間分離
が実現できる半導体装置を提供すること。 【構成】 第１半導体基板５０において、楔状の溝４
と、第１半導体基板１と第２半導体基板８との接合面に
は絶縁層６が設けられ、この絶縁層６に囲まれたＳＯＩ
領域（第１の機能素子部）２０と、第２半導体基板８に
電気的に導通したパワー部形成領域（第２の機能素子
部）５とが形成される。このパワー部形成領域には、Ｐ
Ｎ接合端面が溝４の側面の絶縁層６に露出したパワー素
子が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
ので、特に高耐圧素子の素子間分離に関するものであ
る。
ので、特に高耐圧素子の素子間分離に関するものであ
る。
【０００２】
【従来の技術】従来、例えば高耐圧パワー素子と論理回
路とを１チップ上に搭載する複合素子を形成する場合に
はパワー素子と論理回路の素子間分離が必要となる。な
お、パワー素子において駆動可能な電流量を向上させる
には論理部を形成するのと同じ面にソース及びゲートを
また反対の面にはドレインを形成する、いわゆる縦型素
子が不可欠である。すなわち、この縦型のパワー素子と
論理部を電気的に分離することのできる構造が必要とさ
れる。
路とを１チップ上に搭載する複合素子を形成する場合に
はパワー素子と論理回路の素子間分離が必要となる。な
お、パワー素子において駆動可能な電流量を向上させる
には論理部を形成するのと同じ面にソース及びゲートを
また反対の面にはドレインを形成する、いわゆる縦型素
子が不可欠である。すなわち、この縦型のパワー素子と
論理部を電気的に分離することのできる構造が必要とさ
れる。
【０００３】いわゆる素子間分離技術としてはＰＮ接合
による素子分離が一般的に知られている。このＰＮ接合
による素子間分離方法は、Ｐ型半導体素子上にＮ型エピ
タキシャル層を形成し、このエピタキシャル層の表面か
らＰ型基板に達するまで拡散によってＰ+ 層を設け、こ
のＰ+ 層によってパワー素子部と論理回路部を分離する
ものである。これにより、論理回路部をＰ+ 層により囲
んだ状態でＰＮ接合が形成され、高電圧発生時にはこの
ＰＮ接合が逆バイアスされ、論理部は他の領域と電気的
に分離することができる。
による素子分離が一般的に知られている。このＰＮ接合
による素子間分離方法は、Ｐ型半導体素子上にＮ型エピ
タキシャル層を形成し、このエピタキシャル層の表面か
らＰ型基板に達するまで拡散によってＰ+ 層を設け、こ
のＰ+ 層によってパワー素子部と論理回路部を分離する
ものである。これにより、論理回路部をＰ+ 層により囲
んだ状態でＰＮ接合が形成され、高電圧発生時にはこの
ＰＮ接合が逆バイアスされ、論理部は他の領域と電気的
に分離することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、この方
法は３００Ｖ以上のパワー素子を形成する場合には分離
用拡散層の拡散深さが４０μｍ以上となり、素子間分離
構造形成のための拡散により横方向の拡散幅が増大し、
素子形成に利用できる面積の損失が大きくなってしま
う。更にパワー素子部の外周上には、高耐圧を保持する
ための、フィールドプレート或いはガードリングといっ
た高耐圧素子構造を形成しなければならず、前記の素子
分離の拡散に加えて更に面積の損失を増大させてしまう
ことになる。また、ＰＮ接合分離は熱的に不安定であ
り、１００℃以上の高温になるとリーク電流によりラッ
チアップが発生しやすくなるという問題点も有してい
る。
法は３００Ｖ以上のパワー素子を形成する場合には分離
用拡散層の拡散深さが４０μｍ以上となり、素子間分離
構造形成のための拡散により横方向の拡散幅が増大し、
素子形成に利用できる面積の損失が大きくなってしま
う。更にパワー素子部の外周上には、高耐圧を保持する
ための、フィールドプレート或いはガードリングといっ
た高耐圧素子構造を形成しなければならず、前記の素子
分離の拡散に加えて更に面積の損失を増大させてしまう
ことになる。また、ＰＮ接合分離は熱的に不安定であ
り、１００℃以上の高温になるとリーク電流によりラッ
チアップが発生しやすくなるという問題点も有してい
る。
【０００５】本発明は上記種々の問題に鑑みてなされた
ものであり、基板表面を電流経路とする縦型のパワー素
子の形成が可能であるとともに、パワー素子の耐圧構造
に要する基板面積によりパワー素子部の素子寸法が大き
くなることのない素子間分離が実現できる半導体装置を
提供することを目的とする。
ものであり、基板表面を電流経路とする縦型のパワー素
子の形成が可能であるとともに、パワー素子の耐圧構造
に要する基板面積によりパワー素子部の素子寸法が大き
くなることのない素子間分離が実現できる半導体装置を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、第１半導体基板および第２半導体基板の各
々鏡面研磨面を接合面として密着接合した接合基板を備
える半導体装置において、前記第１半導体基板に設けら
れ、前記接合面から前記第２半導体基板に対向する他表
面方向に対して垂直方向の断面積が徐々に小さくなる形
状で、かつ他表面まで形成される複数の溝部と、この溝
部の内壁および前記溝部間の接合面を被覆する絶縁層
と、この絶縁層にて電気的に絶縁分離して区画され、前
記接合基板の一領域に形成された第１の機能素子部と、
前記溝部に隣接する前記接合基板の他領域に形成された
第２の機能素子部と、この第２の機能素子部にて設けら
れ、前記溝部側面の絶縁層にＰＮ接合端面が露出してい
る高耐圧のパワー素子と、を備える半導体装置を採用す
るものである。
するために、第１半導体基板および第２半導体基板の各
々鏡面研磨面を接合面として密着接合した接合基板を備
える半導体装置において、前記第１半導体基板に設けら
れ、前記接合面から前記第２半導体基板に対向する他表
面方向に対して垂直方向の断面積が徐々に小さくなる形
状で、かつ他表面まで形成される複数の溝部と、この溝
部の内壁および前記溝部間の接合面を被覆する絶縁層
と、この絶縁層にて電気的に絶縁分離して区画され、前
記接合基板の一領域に形成された第１の機能素子部と、
前記溝部に隣接する前記接合基板の他領域に形成された
第２の機能素子部と、この第２の機能素子部にて設けら
れ、前記溝部側面の絶縁層にＰＮ接合端面が露出してい
る高耐圧のパワー素子と、を備える半導体装置を採用す
るものである。
【０００７】
【作用及び発明の効果】上記構成の如くの本発明の半導
体装置によれば、接合基板には溝部および絶縁層にて区
画され、電気的に絶縁分離された第１の機能素子部が構
成される。また、この第１の機能素子部以外の領域にお
いては、第１および第２半導体基板が電気的に導通して
いるため、第２の機能素子部として縦型のパワー素子が
形成可能である。
体装置によれば、接合基板には溝部および絶縁層にて区
画され、電気的に絶縁分離された第１の機能素子部が構
成される。また、この第１の機能素子部以外の領域にお
いては、第１および第２半導体基板が電気的に導通して
いるため、第２の機能素子部として縦型のパワー素子が
形成可能である。
【０００８】さらに、その縦型のパワー素子のＰＮ接合
端が溝部側面の絶縁層に露出しており、この溝部の形状
がたとえばいわゆる逆メサ状に形成可能であるため、ガ
ードリングのように素子面積を増大させるような耐圧構
造なしに３００Ｖ以上の高耐圧を得ることができる。ま
た、素子の配線の電位変動によってＰＮ接合端の電位分
布が変化しないため、安定して高耐圧を維持することが
できる。
端が溝部側面の絶縁層に露出しており、この溝部の形状
がたとえばいわゆる逆メサ状に形成可能であるため、ガ
ードリングのように素子面積を増大させるような耐圧構
造なしに３００Ｖ以上の高耐圧を得ることができる。ま
た、素子の配線の電位変動によってＰＮ接合端の電位分
布が変化しないため、安定して高耐圧を維持することが
できる。
【０００９】従って、本発明は、基板裏面を電流経路と
する縦型のパワー素子の形成が可能であるとともに、パ
ワー素子の耐圧構造に要する基板面積によりパワー素子
部の素子寸法が大きくなることのない素子間分離が実現
できるという優れた効果がある。
する縦型のパワー素子の形成が可能であるとともに、パ
ワー素子の耐圧構造に要する基板面積によりパワー素子
部の素子寸法が大きくなることのない素子間分離が実現
できるという優れた効果がある。
【００１０】
【実施例】以下本発明を図に示す実施例に基づいて説明
する。第１図は本発明の第１実施例を適用した半導体装
置の断面図である。以下、第１図に示す半導体装置を第
２図（ａ）〜（ｈ）に示す製造工程に従って説明する。
する。第１図は本発明の第１実施例を適用した半導体装
置の断面図である。以下、第１図に示す半導体装置を第
２図（ａ）〜（ｈ）に示す製造工程に従って説明する。
【００１１】まず、第２図（ａ）の如く、低濃度の第１
半導体基板１の一方の面に所定のパターンを有する例え
ばＳｉＯ2 膜によるマスク２を形成し、第２図（ｂ）の
如く、将来ＳＯＩ構造に論理部４０を構成する論理部構
成予定領域を選択的にエッチングし、凹部３を形成す
る。凹部３の深さは後述するようにシリコンのラップポ
リッシュの精度及び素子の耐圧とも関係するが２μｍ以
上あればよい。
半導体基板１の一方の面に所定のパターンを有する例え
ばＳｉＯ2 膜によるマスク２を形成し、第２図（ｂ）の
如く、将来ＳＯＩ構造に論理部４０を構成する論理部構
成予定領域を選択的にエッチングし、凹部３を形成す
る。凹部３の深さは後述するようにシリコンのラップポ
リッシュの精度及び素子の耐圧とも関係するが２μｍ以
上あればよい。
【００１２】次に、第２図（ｃ）に示す如く、凹部３の
周縁およびパワー素子構成領域５の周縁に沿って楔状
の、すなわち深くなる程幅の狭くなる溝４を形成する。
溝４の形成法としては、例えば角度付ブレードによりダ
イシングで溝を形成した後、溝側面の結晶欠陥除去のた
めＨＦ，ＨＮＯ3 ，ＣＨ3 ＣＯＯＨ混合液により化学エ
ッチングを施す。そして、第２図（ｄ）に示す如く、こ
の凹部３及び溝４を形成した面に絶縁膜６を形成する。
絶縁膜材料としては例えば熱酸化，ＣＶＤ等により形成
したシリコン酸化膜、或いはＣＶＤ，スパッタ法等によ
り形成した窒化珪素膜等が適当である。更に、ゲッタリ
ング効果を付加するためにＰＳＧ膜、或いはＢＰＳＧ膜
を絶縁膜６の形成後形成するようにしてもよい。
周縁およびパワー素子構成領域５の周縁に沿って楔状
の、すなわち深くなる程幅の狭くなる溝４を形成する。
溝４の形成法としては、例えば角度付ブレードによりダ
イシングで溝を形成した後、溝側面の結晶欠陥除去のた
めＨＦ，ＨＮＯ3 ，ＣＨ3 ＣＯＯＨ混合液により化学エ
ッチングを施す。そして、第２図（ｄ）に示す如く、こ
の凹部３及び溝４を形成した面に絶縁膜６を形成する。
絶縁膜材料としては例えば熱酸化，ＣＶＤ等により形成
したシリコン酸化膜、或いはＣＶＤ，スパッタ法等によ
り形成した窒化珪素膜等が適当である。更に、ゲッタリ
ング効果を付加するためにＰＳＧ膜、或いはＢＰＳＧ膜
を絶縁膜６の形成後形成するようにしてもよい。
【００１３】しかる後、第２図（ｅ）に示す如く、凹部
３及び溝４が埋まるようにＣＶＤ法，スパッタ法，蒸着
法等により多結晶シリコン，酸化シリコン，窒化珪素等
のシールド用充填材料７を堆積させる。この時、第１半
導体基板１の反り等をできるだけ低減させるため、堆積
する充填材料は熱膨張係数が第１半導体基板１に近いこ
とが望ましく、単一材料では多結晶シリコンが適当であ
る。
３及び溝４が埋まるようにＣＶＤ法，スパッタ法，蒸着
法等により多結晶シリコン，酸化シリコン，窒化珪素等
のシールド用充填材料７を堆積させる。この時、第１半
導体基板１の反り等をできるだけ低減させるため、堆積
する充填材料は熱膨張係数が第１半導体基板１に近いこ
とが望ましく、単一材料では多結晶シリコンが適当であ
る。
【００１４】次に充填材料７をラップポリッシュ法によ
りパワー部形成領域５の第１半導体基板１の面が露出す
るまで鏡面研磨を行い、第２図（ｆ）に示す如く、鏡面
研磨面１ａを形成する。この鏡面研磨面１ａを有する第
１半導体基板１と、少なくとも一方の面を鏡面研磨した
高濃度の第２半導体基板８とを、例えばトリクロルエタ
ン煮沸，アセトン超音波洗浄、ＮＨ3 ，Ｈ2 Ｏ2 ，Ｈ2
Ｏの混合液による有機物の除去、ＨＣｌ，Ｈ2 Ｏ2 ，Ｈ
2 Ｏの混合液による金属汚染の除去および純水洗浄を順
次施することにより充分洗浄する。その後、ＨＦ，Ｈ2
Ｏ混合液により自然酸化膜を除去した後、例えばＨ2 Ｓ
Ｏ4 −Ｈ2 Ｏ2 の混合液に浸漬することにより、ウエハ
表面に１５Å以下の酸化膜を形成し、親水性を持たせ、
純水にて洗浄する。次に乾燥窒素等による乾燥を行い、
基板表面に吸着する水分量を制御した後、第２図（ｇ）
に示す如く、２枚の半導体基板１，８の鏡面研磨面同士
を密着させる。これにより、２枚の基板１，８は表面に
形成されたシラノール基及び表面に吸着した水分子の水
素結合により接着される。更に、この接着した基板１お
よび８を例えば、窒素，アルゴン等の不活性ガス雰囲気
中で１１００℃以上、一時間以上の熱処理を施すことに
より、Ｓｉ原子同士の結合ができ、２枚の基板１および
８は強固に接合され、接合基板１０が形成される。
りパワー部形成領域５の第１半導体基板１の面が露出す
るまで鏡面研磨を行い、第２図（ｆ）に示す如く、鏡面
研磨面１ａを形成する。この鏡面研磨面１ａを有する第
１半導体基板１と、少なくとも一方の面を鏡面研磨した
高濃度の第２半導体基板８とを、例えばトリクロルエタ
ン煮沸，アセトン超音波洗浄、ＮＨ3 ，Ｈ2 Ｏ2 ，Ｈ2
Ｏの混合液による有機物の除去、ＨＣｌ，Ｈ2 Ｏ2 ，Ｈ
2 Ｏの混合液による金属汚染の除去および純水洗浄を順
次施することにより充分洗浄する。その後、ＨＦ，Ｈ2
Ｏ混合液により自然酸化膜を除去した後、例えばＨ2 Ｓ
Ｏ4 −Ｈ2 Ｏ2 の混合液に浸漬することにより、ウエハ
表面に１５Å以下の酸化膜を形成し、親水性を持たせ、
純水にて洗浄する。次に乾燥窒素等による乾燥を行い、
基板表面に吸着する水分量を制御した後、第２図（ｇ）
に示す如く、２枚の半導体基板１，８の鏡面研磨面同士
を密着させる。これにより、２枚の基板１，８は表面に
形成されたシラノール基及び表面に吸着した水分子の水
素結合により接着される。更に、この接着した基板１お
よび８を例えば、窒素，アルゴン等の不活性ガス雰囲気
中で１１００℃以上、一時間以上の熱処理を施すことに
より、Ｓｉ原子同士の結合ができ、２枚の基板１および
８は強固に接合され、接合基板１０が形成される。
【００１５】この後、第２図（ｈ）に示す如く、第１半
導体基板１の第２半導体基板８に対向する側の表面１ｂ
に溝４が露出するまでラップポリッシュを行う。これに
より絶縁膜６で電気的に絶縁され、充填材料７により埋
められた基板内部に空洞のない、ＳＯＩ領域２０を有す
る半導体基板１０が形成される。この得られた基板１０
に所定の素子を通常のプロセスに従って形成することに
より、第１図に示す半導体装置が製造される。
導体基板１の第２半導体基板８に対向する側の表面１ｂ
に溝４が露出するまでラップポリッシュを行う。これに
より絶縁膜６で電気的に絶縁され、充填材料７により埋
められた基板内部に空洞のない、ＳＯＩ領域２０を有す
る半導体基板１０が形成される。この得られた基板１０
に所定の素子を通常のプロセスに従って形成することに
より、第１図に示す半導体装置が製造される。
【００１６】第１図は、上記製造工程において基板１と
してＮ- 型，基板８としてＮ+ 型を用いて接合したもの
で、縦型パワートランジスタ３０とこれを制御する論理
回路部４０が１つの半導体基板１０に形成されている。
この縦型パワートランジスタ３０は接合基板１０の第１
半導体基板１側の表面１ｂにソース電極３１，ゲート電
極３２が形成され、基板８の表面すなわち接合基板１０
の裏面にはドレイン電極３３が形成されている。また、
前述のごとく分離溝４は基板１の裏面すなわち接合基板
１０内部の接合面から楔状に形成してあるため、基板１
側から見た場合、Ｎ- 層は逆台形（逆メサ）形状となっ
ている。従って素子の耐圧を保持するＰＮ接合面は平坦
とされて、絶縁膜６で保護された溝４による所定の傾斜
側面により、そのＰＮ接合面周縁部においても湾曲した
部分すなわち電界集中のおこりやすい領域のない平坦面
とされ、かつ逆メサ構造を構成するため、ＰＮ接合面の
端部の電界は弱められ、基板濃度に対応した理論的に予
想される高耐圧化が可能である。しかも、前述のように
ＰＮ接合面に湾曲部がないため、ガードリングのような
水平方向に空乏層を広げて電界を緩和する余分な耐圧構
造が不用であるため、パワー素子部の面積が低減可能で
ある。さらに、絶縁膜６および基板内部の空洞の無によ
り、吸湿等が原因となるパワー素子部の表面漏れ電流が
生じることはなく、経時変化の少ない安定した耐圧が得
られる。
してＮ- 型，基板８としてＮ+ 型を用いて接合したもの
で、縦型パワートランジスタ３０とこれを制御する論理
回路部４０が１つの半導体基板１０に形成されている。
この縦型パワートランジスタ３０は接合基板１０の第１
半導体基板１側の表面１ｂにソース電極３１，ゲート電
極３２が形成され、基板８の表面すなわち接合基板１０
の裏面にはドレイン電極３３が形成されている。また、
前述のごとく分離溝４は基板１の裏面すなわち接合基板
１０内部の接合面から楔状に形成してあるため、基板１
側から見た場合、Ｎ- 層は逆台形（逆メサ）形状となっ
ている。従って素子の耐圧を保持するＰＮ接合面は平坦
とされて、絶縁膜６で保護された溝４による所定の傾斜
側面により、そのＰＮ接合面周縁部においても湾曲した
部分すなわち電界集中のおこりやすい領域のない平坦面
とされ、かつ逆メサ構造を構成するため、ＰＮ接合面の
端部の電界は弱められ、基板濃度に対応した理論的に予
想される高耐圧化が可能である。しかも、前述のように
ＰＮ接合面に湾曲部がないため、ガードリングのような
水平方向に空乏層を広げて電界を緩和する余分な耐圧構
造が不用であるため、パワー素子部の面積が低減可能で
ある。さらに、絶縁膜６および基板内部の空洞の無によ
り、吸湿等が原因となるパワー素子部の表面漏れ電流が
生じることはなく、経時変化の少ない安定した耐圧が得
られる。
【００１７】また、接合基板の内部は前述のように充填
材料７により埋められて空洞部が存在しないため、製造
工程時に基板１側の表面１ｂをラップポリッシュしても
論理部４０とパワー素子部３０の境界において欠けなど
の発生する心配はない。さらに境界部を表面１ｂに露出
させることが可能となるため、各領域への素子位置合わ
せは非常に容易である。
材料７により埋められて空洞部が存在しないため、製造
工程時に基板１側の表面１ｂをラップポリッシュしても
論理部４０とパワー素子部３０の境界において欠けなど
の発生する心配はない。さらに境界部を表面１ｂに露出
させることが可能となるため、各領域への素子位置合わ
せは非常に容易である。
【００１８】また、領域２０は単結晶基板により形成さ
れているため、素子特性が良好であり、また、絶縁層６
によってパワー部３０と絶縁分離されているため、分離
耐圧が大きく耐熱性にも優れている。次に第３図に本発
明の第２実施例を適用した複合化素子の断面構造を示
す。以下、本実施例を第４図（ａ）〜（ｆ）に示す製造
工程に従って説明する。
れているため、素子特性が良好であり、また、絶縁層６
によってパワー部３０と絶縁分離されているため、分離
耐圧が大きく耐熱性にも優れている。次に第３図に本発
明の第２実施例を適用した複合化素子の断面構造を示
す。以下、本実施例を第４図（ａ）〜（ｆ）に示す製造
工程に従って説明する。
【００１９】まず第４図（ａ）の如く、第１半導体基板
５０にマスク５１を形成した後ＳＯＩ領域及びパワー部
の端部に対応する領域に窓５２を開ける。次にＨＦ，Ｈ
ＮＯ 3 ，ＣＨ3 ＣＯＯＨ混合液の弗硝酢酸系エッチング
液により窓５２の部分をエッチングする。この時、弗硝
酢酸は窓の端部のエッチング速度が速く、第４図（ｂ）
のごとく窓に沿って溝部５３が形成されることになる。
エッチング量を所定の耐圧が得られるまでの深さにまで
行った後、マスク材５１を除去し、第１実施例と同様の
方法で第１半導体基板５０のエッチングを行った面５０
ａに酸化膜等の絶縁膜５４を形成し、第４図（ｃ）に示
す如く、充填材料５５を堆積する。しかる後、第４図
（ｄ）に示す如くパワー部に対応する領域５６が露出す
るまでラップポリッシュを行う。更に前記第２図（ｇ）
に示す工程と同様の方法で第４図（ｅ）に示す如く第１
半導体基板５０と第２半導体基板６０を接合し、一枚の
基板とする。そして最後に、第４図（ｆ）に示す如く、
第１半導体基板５０の表面を第４図（ｂ）で形成した凹
部５３が表面上に現れるまでラップポリッシュを行い、
ＳＯＩ領域２０を形成する。そして、通常のプロセスに
従って所定の素子を形成し、第３図に示す半導体装置が
製造される。
５０にマスク５１を形成した後ＳＯＩ領域及びパワー部
の端部に対応する領域に窓５２を開ける。次にＨＦ，Ｈ
ＮＯ 3 ，ＣＨ3 ＣＯＯＨ混合液の弗硝酢酸系エッチング
液により窓５２の部分をエッチングする。この時、弗硝
酢酸は窓の端部のエッチング速度が速く、第４図（ｂ）
のごとく窓に沿って溝部５３が形成されることになる。
エッチング量を所定の耐圧が得られるまでの深さにまで
行った後、マスク材５１を除去し、第１実施例と同様の
方法で第１半導体基板５０のエッチングを行った面５０
ａに酸化膜等の絶縁膜５４を形成し、第４図（ｃ）に示
す如く、充填材料５５を堆積する。しかる後、第４図
（ｄ）に示す如くパワー部に対応する領域５６が露出す
るまでラップポリッシュを行う。更に前記第２図（ｇ）
に示す工程と同様の方法で第４図（ｅ）に示す如く第１
半導体基板５０と第２半導体基板６０を接合し、一枚の
基板とする。そして最後に、第４図（ｆ）に示す如く、
第１半導体基板５０の表面を第４図（ｂ）で形成した凹
部５３が表面上に現れるまでラップポリッシュを行い、
ＳＯＩ領域２０を形成する。そして、通常のプロセスに
従って所定の素子を形成し、第３図に示す半導体装置が
製造される。
【００２０】上記方法によれば、素子間分離用の溝を形
成する工程が弗硝酢酸のエッチングという１工程だけで
行えるため、工程が、簡略化可能であり、容易にウエハ
を形成することが可能である。なお、第３図において、
第１実施例と同一構成には第１図と同一符号が付してあ
る。なお、上記種々の実施例においては、ＭＯＳ型構造
のものについて説明したが、バイボーラ型素子を複合化
するようにしたものに適用してもよい。また、基板の導
電型もＮ型で説明したが、Ｐ型であってもよい。また、
接合基板と高耐圧部についての組み合わせＰ−Ｎ，Ｐ−
Ｐ．Ｎ−Ｐ，Ｎ−Ｎの何れでも構わない。
成する工程が弗硝酢酸のエッチングという１工程だけで
行えるため、工程が、簡略化可能であり、容易にウエハ
を形成することが可能である。なお、第３図において、
第１実施例と同一構成には第１図と同一符号が付してあ
る。なお、上記種々の実施例においては、ＭＯＳ型構造
のものについて説明したが、バイボーラ型素子を複合化
するようにしたものに適用してもよい。また、基板の導
電型もＮ型で説明したが、Ｐ型であってもよい。また、
接合基板と高耐圧部についての組み合わせＰ−Ｎ，Ｐ−
Ｐ．Ｎ−Ｐ，Ｎ−Ｎの何れでも構わない。
【図１】本発明の第１実施例を適用した複合素子の断面
図である。
図である。
【図２】（ａ）〜（ｈ）は本発明の第１実施例の製造工
程の順断面図である。
程の順断面図である。
【図３】本発明の第２実施例を適用した複合素子の断面
図である。
図である。
【図４】（ａ）〜（ｆ）は本発明の第２実施例の製造工
程の順断面図である。
程の順断面図である。
１ 第１半導体基板 ３ 凹部 ４ 溝 ５ パワー部形成領域（第２の機能素子部） ６ 絶縁膜 ７ 充填材料 ８ 第２半導体基板 １０ 接合基板 ２０ ＳＯＩ領域（第１の機能素子部） ３０ 縦型パワー素子部 ４０ 論理回路部 ５０ 第１半導体基板 ５３ 溝 ５４ 絶縁膜 ５５ 充填材料 ６０ 第２半導体基板
Claims (1)
- 【請求項１】 第１半導体基板および第２半導体基板の
各々鏡面研磨面を接合面として密着接合した接合基板を
備える半導体装置において、 前記第１半導体基板に設けられ、前記接合面から前記第
２半導体基板に対向する他表面方向に対して垂直方向の
断面積が徐々に小さくなる形状で、かつ他表面まで形成
される複数の溝部と、 この溝部の内壁および前記溝部間の接合面を被覆する絶
縁層と、 この絶縁層にて電気的に絶縁分離して区画され、前記接
合基板の一領域に形成された第１の機能素子部と、 前記溝部に隣接する前記接合基板の他領域に形成された
第２の機能素子部と、 この第２の機能素子部にて設けられ、前記溝部側面の絶
縁層にＰＮ接合端面が露出している高耐圧のパワー素子
と、 を備える半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238039A JP2746075B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238039A JP2746075B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282396A Division JPH0687480B2 (ja) | 1989-05-12 | 1989-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204331A true JPH06204331A (ja) | 1994-07-22 |
| JP2746075B2 JP2746075B2 (ja) | 1998-04-28 |
Family
ID=17024266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5238039A Expired - Lifetime JP2746075B2 (ja) | 1993-09-24 | 1993-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746075B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002097888A1 (fr) * | 2001-05-25 | 2002-12-05 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur de puissance |
| JP2006128230A (ja) * | 2004-10-27 | 2006-05-18 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2008182281A (ja) * | 2008-04-21 | 2008-08-07 | Toshiba Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251635A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離型半導体装置 |
| JPH03142952A (ja) * | 1989-10-30 | 1991-06-18 | Nippon Soken Inc | 半導体装置の製造方法 |
-
1993
- 1993-09-24 JP JP5238039A patent/JP2746075B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251635A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離型半導体装置 |
| JPH03142952A (ja) * | 1989-10-30 | 1991-06-18 | Nippon Soken Inc | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002097888A1 (fr) * | 2001-05-25 | 2002-12-05 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur de puissance |
| JPWO2002097888A1 (ja) * | 2001-05-25 | 2004-09-16 | 三菱電機株式会社 | 電力用半導体装置 |
| JP4712301B2 (ja) * | 2001-05-25 | 2011-06-29 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2006128230A (ja) * | 2004-10-27 | 2006-05-18 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2008182281A (ja) * | 2008-04-21 | 2008-08-07 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2746075B2 (ja) | 1998-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2788269B2 (ja) | 半導体装置およびその製造方法 | |
| US5313092A (en) | Semiconductor power device having walls of an inverted mesa shape to improve power handling capability | |
| US5442223A (en) | Semiconductor device with stress relief | |
| US5204282A (en) | Semiconductor circuit structure and method for making the same | |
| WO1993008596A1 (en) | Method for fabrication of semiconductor device | |
| JP2000183157A (ja) | Ｓｏｉウェ―ハの製造方法 | |
| US5356827A (en) | Method of manufacturing semiconductor device | |
| US6004406A (en) | Silicon on insulating substrate | |
| JPH03129765A (ja) | 半導体装置およびその製造方法 | |
| JP2685244B2 (ja) | 半導体装置の製造方法 | |
| JP2624186B2 (ja) | 貼り合わせシリコン基板の製造方法 | |
| US4106050A (en) | Integrated circuit structure with fully enclosed air isolation | |
| JP2794702B2 (ja) | 半導体装置の製造方法 | |
| JPH0687480B2 (ja) | 半導体装置の製造方法 | |
| JP2746075B2 (ja) | 半導体装置の製造方法 | |
| JP2861120B2 (ja) | 半導体装置の製造方法 | |
| JP2586422B2 (ja) | 誘電体分離型複合集積回路装置の製造方法 | |
| JP2839088B2 (ja) | 半導体装置 | |
| JP3099446B2 (ja) | 誘電体分離領域を有する半導体基板 | |
| JPH1012897A (ja) | ガラス被覆半導体装置及びその製造方法 | |
| JP3116609B2 (ja) | 半導体装置の製造方法 | |
| JP3157595B2 (ja) | 誘電体分離基板 | |
| JP2006173281A (ja) | 半導体装置およびその製造方法 | |
| JPS6244415B2 (ja) | ||
| JPH02126650A (ja) | 誘電体分離半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980113 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 12 |