JPS6142154A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JPS6142154A JPS6142154A JP16341084A JP16341084A JPS6142154A JP S6142154 A JPS6142154 A JP S6142154A JP 16341084 A JP16341084 A JP 16341084A JP 16341084 A JP16341084 A JP 16341084A JP S6142154 A JPS6142154 A JP S6142154A
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- JP
- Japan
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- substrate
- semiconductor substrate
- recess
- groove
- bonded
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、内部に誘電体埋込み層が形成された半導体基
板を製造する方法に関する。
板を製造する方法に関する。
半導体集積回路では、一般にｐｎ接合により素子分離が
行われている。しかしこの素子分離法は高耐圧素子を含
む場合には問題である。電力用半導体集積回路では、高
圧大電流を扱う部分と小信号を扱う信号処理回路や駆動
回路部分を電気的に確実に分離することが必要になるが
、ｐｎ接合分離では不十分であることが多い。このよう
な場合の素子分離法としては誘電体分離法が好ましい。
行われている。しかしこの素子分離法は高耐圧素子を含
む場合には問題である。電力用半導体集積回路では、高
圧大電流を扱う部分と小信号を扱う信号処理回路や駆動
回路部分を電気的に確実に分離することが必要になるが
、ｐｎ接合分離では不十分であることが多い。このよう
な場合の素子分離法としては誘電体分離法が好ましい。
しかしながら誘電体分離法では、素子の一部を誘電体で
包み込むことが容易ではない。特に素子領域を基板領域
と分離するためには誘電体の埋込み層が必要となるが、
従来の誘電体埋込みの方法には種々の難点があった。
包み込むことが容易ではない。特に素子領域を基板領域
と分離するためには誘電体の埋込み層が必要となるが、
従来の誘電体埋込みの方法には種々の難点があった。
その一つの方法は、半導体基板表面に素子を形成し、横
方向の素子分離を行った後、半導体基板を裏面からラッ
ピングし素子領域の下部を露出させ、ここに酸化膜等の
誘電体膜を形成し、再び支持体となるべき多結晶シリコ
ン層等を形成するものである。この方法はプロセス上の
制約が多い上に、素子領域下の基板領域を電流経路や他
の能動素子として使用することを困難にする。
方向の素子分離を行った後、半導体基板を裏面からラッ
ピングし素子領域の下部を露出させ、ここに酸化膜等の
誘電体膜を形成し、再び支持体となるべき多結晶シリコ
ン層等を形成するものである。この方法はプロセス上の
制約が多い上に、素子領域下の基板領域を電流経路や他
の能動素子として使用することを困難にする。
誘電体埋込み層形成の他の方法として、単結晶基板の上
に誘電体層を形成し、その上に多結晶シリコン層を堆積
してこれを熱処理やレーザ光照射により単結晶化する方
法がある。しかしこの方法も、形成される単結晶の大き
さや質、形状等に制約がある、といった問題がある。
に誘電体層を形成し、その上に多結晶シリコン層を堆積
してこれを熱処理やレーザ光照射により単結晶化する方
法がある。しかしこの方法も、形成される単結晶の大き
さや質、形状等に制約がある、といった問題がある。
以上のような理由で、特に電力用集積回路において素子
特性上の要請を素子の設計に反映させるために多くの工
夫が必要であった。このため半導体基板内部に簡単な工
程で、制御性良く誘電体埋込み層を形成する技術が望ま
れていた。
特性上の要請を素子の設計に反映させるために多くの工
夫が必要であった。このため半導体基板内部に簡単な工
程で、制御性良く誘電体埋込み層を形成する技術が望ま
れていた。
本発明は上記した点に鑑みてなされたもので、内部に酸
化膜を簡単且つ制御性良く埋込み形成することを可能と
した半導体基板の製造方法を提供することを目的とする
。
化膜を簡単且つ制御性良く埋込み形成することを可能と
した半導体基板の製造方法を提供することを目的とする
。
本発明者らは、鏡面研磨された２枚の半導体基板を、充
分清浄な雰囲気下でゴミなどの異物を介在させることな
く研磨面どうしを密着させることにより、強固な接合体
基板が得られ、更にこれを２００’Ｃ以上の温度で熱処
理すれば接合強度がより大になることを見出した。この
接合のメカニズムの詳細は未だ不明であるが、鏡面研磨
面に形成される自然酸化膜が重要な役割を果たしている
らしいことが推測されるに至っている。本発明は、この
新しい技術を利用する。
分清浄な雰囲気下でゴミなどの異物を介在させることな
く研磨面どうしを密着させることにより、強固な接合体
基板が得られ、更にこれを２００’Ｃ以上の温度で熱処
理すれば接合強度がより大になることを見出した。この
接合のメカニズムの詳細は未だ不明であるが、鏡面研磨
面に形成される自然酸化膜が重要な役割を果たしている
らしいことが推測されるに至っている。本発明は、この
新しい技術を利用する。
すなわち本発明は、鏡面研磨された第１の半導体基板の
表面に基板端面に開口する溝を形成するとともに、第１
の半導体基板またはこれと接合すべき鏡面研磨された第
２の半導体基板の表面に、これら第１．第２の半導体基
板を接合した時に前記溝と連通ずる凹部を形成し、これ
ら第１．第２の半導体基板の研磨面どうしを対向させて
清浄な雰囲気下で密着させて接合体基板を形成し、この
後この接合体基板を酸化性ガス雰囲気中に晒して前記凹
部に酸化膜を埋込み形成することを特徴とする。
表面に基板端面に開口する溝を形成するとともに、第１
の半導体基板またはこれと接合すべき鏡面研磨された第
２の半導体基板の表面に、これら第１．第２の半導体基
板を接合した時に前記溝と連通ずる凹部を形成し、これ
ら第１．第２の半導体基板の研磨面どうしを対向させて
清浄な雰囲気下で密着させて接合体基板を形成し、この
後この接合体基板を酸化性ガス雰囲気中に晒して前記凹
部に酸化膜を埋込み形成することを特徴とする。
この場合、凹部を溝より浅く形成しておくことにより、
凹部が完全に酸化膜で充填されるまで酸化性ガスを供給
する溝が閉じられることがない。
凹部が完全に酸化膜で充填されるまで酸化性ガスを供給
する溝が閉じられることがない。
また凹部に、予め不純物を導入するかまたはダメージを
与えてこの部分の酸化速度を速くする処理を施すことに
より、凹部を溝より浅くしなくても凹部を酸化膜で充填
するまで酸化性ガスを供給することができる。
与えてこの部分の酸化速度を速くする処理を施すことに
より、凹部を溝より浅くしなくても凹部を酸化膜で充填
するまで酸化性ガスを供給することができる。
本発明によれば、非常に簡単に埋込み酸化膜を形成した
半導体基板を得ることができる。この埋込み酸化膜は、
半導体基板の厚みや凹部の深さ。
半導体基板を得ることができる。この埋込み酸化膜は、
半導体基板の厚みや凹部の深さ。
形状により埋込み位置や形状を任意に設定することがで
き、電力用集積回路や多層構造集積回路に適用して有用
である。
き、電力用集積回路や多層構造集積回路に適用して有用
である。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は一実施例による製造工程を示す
。第１のシリコン基板１１．第２のシリコン半導体基板
１２はその接合すべき対向面が表面粗さ５００Å以下に
鏡面研磨されている。第１のシリコン半導体基板１１の
研磨面には第１図（ａ）に示すように、基板端部に開口
する溝２が形成され、またこの−２と一部重なるように
所定のパターンで凹部３が形成されている。第２図はこ
の第１のシリコン基板の溝２および凹部３が形成された
様子を示す斜視図である。凹部３は酸化膜を埋込む位置
であって、その深さは溝２より浅く、必要とする酸化膜
厚の０．７倍程度の深さとする。溝２のピッチには特に
制限はないが、素子のシービングラインに合せれば便利
である。これらの基板１１．１２を充分洗浄し乾燥させ
た後、浮遊塵２０ＷＡん１以下の清浄な雰囲気下で第１
図（ｂ）に示すように研磨面どうしを密着させ、接合す
る。この接合体基板１は接合強度を高めるため２００℃
以上、好ましくは１０００℃程度で熱処理するのがよい
。ただしこの熱処理は次の熱工程で兼用することができ
る。こめように形成した接合体基板１を、酸素性ガス雰
囲気中で１２００℃程度で加熱して、溝２に沿ってガス
を凹部３まで供給することにより、第１図（Ｃ）に示す
ように凹部３を酸化膜４で埋込む。この後接合体基板１
を第１図（Ｃ）に一点鎖線で示す位置まで研磨等により
削り、第１図（ｄ）に示す基板を得る。
。第１のシリコン基板１１．第２のシリコン半導体基板
１２はその接合すべき対向面が表面粗さ５００Å以下に
鏡面研磨されている。第１のシリコン半導体基板１１の
研磨面には第１図（ａ）に示すように、基板端部に開口
する溝２が形成され、またこの−２と一部重なるように
所定のパターンで凹部３が形成されている。第２図はこ
の第１のシリコン基板の溝２および凹部３が形成された
様子を示す斜視図である。凹部３は酸化膜を埋込む位置
であって、その深さは溝２より浅く、必要とする酸化膜
厚の０．７倍程度の深さとする。溝２のピッチには特に
制限はないが、素子のシービングラインに合せれば便利
である。これらの基板１１．１２を充分洗浄し乾燥させ
た後、浮遊塵２０ＷＡん１以下の清浄な雰囲気下で第１
図（ｂ）に示すように研磨面どうしを密着させ、接合す
る。この接合体基板１は接合強度を高めるため２００℃
以上、好ましくは１０００℃程度で熱処理するのがよい
。ただしこの熱処理は次の熱工程で兼用することができ
る。こめように形成した接合体基板１を、酸素性ガス雰
囲気中で１２００℃程度で加熱して、溝２に沿ってガス
を凹部３まで供給することにより、第１図（Ｃ）に示す
ように凹部３を酸化膜４で埋込む。この後接合体基板１
を第１図（Ｃ）に一点鎖線で示す位置まで研磨等により
削り、第１図（ｄ）に示す基板を得る。
このようにして酸化膜４が埋め込まれた基板に所望の素
子を形成し、常法に従って横方向の素子分離を行えば、
集積回路が得られる。
子を形成し、常法に従って横方向の素子分離を行えば、
集積回路が得られる。
こうして本実施例によれば、酸化膜４を内部に埋込み形
成したシリコン基板を簡単に形成することができる。こ
の基板は酸化膜４を素子分離層として通常のＩＣＩ板と
して用いることができるだけでなく、酸化膜４が基板を
上下に完全に電気的に分離する状態とすれば、多層構造
ＩＣ基板としても用いられる。
成したシリコン基板を簡単に形成することができる。こ
の基板は酸化膜４を素子分離層として通常のＩＣＩ板と
して用いることができるだけでなく、酸化膜４が基板を
上下に完全に電気的に分離する状態とすれば、多層構造
ＩＣ基板としても用いられる。
第３図（ａ）〜（ｄ）は本発明の別の実施例の製造工程
を示す。第３図（ａ＞に示すように、第１のシリコン基
板１１には先の実施例と同様に溝２を形成し、第２のシ
リコン基板１２には凹部３を形成する。凹部３にはイオ
ン注入により高不純物濃度１５を形成しておく。この後
先の実施例と同様にして第３図（ｂ）に示すように接合
体基板を形成し、酸化性ガス雰囲気中で熱処理する。凹
部３は他の部分より酸化速度が２倍程度速いため、第３
図（Ｃ）に示すようにこの部分が先に酸化膜４で埋め込
まれ。こうしてち密な酸化膜埋込み層を形成した半導体
基板が得られる。第３図（ｄ）は更に酸化処理を継続し
て、溝２の殆ど全てが酸化膜で埋め込まれるようにした
場合である。
を示す。第３図（ａ＞に示すように、第１のシリコン基
板１１には先の実施例と同様に溝２を形成し、第２のシ
リコン基板１２には凹部３を形成する。凹部３にはイオ
ン注入により高不純物濃度１５を形成しておく。この後
先の実施例と同様にして第３図（ｂ）に示すように接合
体基板を形成し、酸化性ガス雰囲気中で熱処理する。凹
部３は他の部分より酸化速度が２倍程度速いため、第３
図（Ｃ）に示すようにこの部分が先に酸化膜４で埋め込
まれ。こうしてち密な酸化膜埋込み層を形成した半導体
基板が得られる。第３図（ｄ）は更に酸化処理を継続し
て、溝２の殆ど全てが酸化膜で埋め込まれるようにした
場合である。
この実施例によっても先の実施例と同様の効果が得られ
る。
る。
なお溝と凹部は、二枚の半導体基板を接合した時に互い
に連通ずればよいのであってこれらはいずれの半導体基
板に形成しても差支えない。
に連通ずればよいのであってこれらはいずれの半導体基
板に形成しても差支えない。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程断面図、第２図はその第１の基 （板の斜視図
、第３図（ａ）〜（ｄ）は他の実施例を説明するための
工程断面図である。 １！・・・第１のシリコン基板、１２・・・第２のシリ
コン基板、２・・・溝、３・・・凹部、４・・・埋込み
酸化膜５・・・高不純物濃度層。 出願人代理人 弁理士 鈴江武彦 ？ＩＳ１図 第１図 第２図
めの工程断面図、第２図はその第１の基 （板の斜視図
、第３図（ａ）〜（ｄ）は他の実施例を説明するための
工程断面図である。 １！・・・第１のシリコン基板、１２・・・第２のシリ
コン基板、２・・・溝、３・・・凹部、４・・・埋込み
酸化膜５・・・高不純物濃度層。 出願人代理人 弁理士 鈴江武彦 ？ＩＳ１図 第１図 第２図
Claims (2)
- （１）第１、第２の半導体基板を直接接合して内部に誘
電体埋込み層が形成された半導体基板を製造する方法で
あって、鏡面研磨された第１の半導体基板の表面に基板
端面に開口する溝を形成する工程と、この第１の半導体
基板またはこれと接合すべき鏡面研磨された第２の半導
体基板の表面に、これら第１、第２の半導体基板を接合
した時に前記溝と連通する前記溝より浅い凹部を形成す
る工程と、前記第１、第２の半導体基板の研磨面どうし
を清浄な雰囲気下で対向させて密着させ接合体基板を形
成する工程と、この接合体基板を酸化性ガス雰囲気に晒
して前記溝に沿つて酸化性ガスを供給することにより前
期凹部に酸化膜を充填する工程とを備えたことを特徴と
する半導体基板の製造方法。 - （２）鏡面研磨された第１の半導体基板の表面に基板端
面に開口する溝を形成する工程と、第１の半導体基板ま
たはこれと接合すべき鏡面研磨された第２の半導体基板
の表面に、これら第１、第２の半導体基板を接合した時
に前記溝と連通する凹部を形成する工程と、前記凹部に
不純物を導入しまたはダメージを与えてその部分の酸化
速度を他より速くする処理を行う工程と、前記第１、第
２の半導体基板の研磨面どうしを清浄な雰囲気下で対向
させて密着させ接合体基板を形成する工程と、この接合
体半導体基板を酸化性ガス雰囲気に晒して前記溝に沿つ
て酸化性ガスを供給することにより前記凹部に酸化膜を
充填する工程とを備えたことを特徴とする半導体基板の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16341084A JPS6142154A (ja) | 1984-08-02 | 1984-08-02 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16341084A JPS6142154A (ja) | 1984-08-02 | 1984-08-02 | 半導体基板の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1293487A Division JPH0669063B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体ウェハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142154A true JPS6142154A (ja) | 1986-02-28 |
| JPH0546100B2 JPH0546100B2 (ja) | 1993-07-13 |
Family
ID=15773360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16341084A Granted JPS6142154A (ja) | 1984-08-02 | 1984-08-02 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142154A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63126245A (ja) * | 1986-11-15 | 1988-05-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPH01111888U (ja) * | 1988-01-25 | 1989-07-27 | ||
| JPH0296350A (ja) * | 1988-09-30 | 1990-04-09 | Nippon Soken Inc | 半導体装置の製造方法 |
| JPH04258595A (ja) * | 1991-02-12 | 1992-09-14 | Ishikawajima Harima Heavy Ind Co Ltd | グローブ弁 |
| US5164218A (en) * | 1989-05-12 | 1992-11-17 | Nippon Soken, Inc. | Semiconductor device and a method for producing the same |
| US5223450A (en) * | 1990-03-30 | 1993-06-29 | Nippon Soken, Inc. | Method of producing semiconductor substrate having dielectric separation region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613773A (en) * | 1979-07-03 | 1981-02-10 | Licentia Gmbh | Fet and method of manufacturing same |
-
1984
- 1984-08-02 JP JP16341084A patent/JPS6142154A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613773A (en) * | 1979-07-03 | 1981-02-10 | Licentia Gmbh | Fet and method of manufacturing same |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63126245A (ja) * | 1986-11-15 | 1988-05-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPH01111888U (ja) * | 1988-01-25 | 1989-07-27 | ||
| JPH0296350A (ja) * | 1988-09-30 | 1990-04-09 | Nippon Soken Inc | 半導体装置の製造方法 |
| US5461253A (en) * | 1988-09-30 | 1995-10-24 | Nippon Steel Inc. | Semiconductor substrate structure for producing two isolated circuits on a same substrate |
| US5164218A (en) * | 1989-05-12 | 1992-11-17 | Nippon Soken, Inc. | Semiconductor device and a method for producing the same |
| US5313092A (en) * | 1989-05-12 | 1994-05-17 | Nippon Soken, Inc. | Semiconductor power device having walls of an inverted mesa shape to improve power handling capability |
| US5223450A (en) * | 1990-03-30 | 1993-06-29 | Nippon Soken, Inc. | Method of producing semiconductor substrate having dielectric separation region |
| JPH04258595A (ja) * | 1991-02-12 | 1992-09-14 | Ishikawajima Harima Heavy Ind Co Ltd | グローブ弁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546100B2 (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |