JPS63126245A

JPS63126245A - 半導体装置

Info

Publication number: JPS63126245A
Application number: JP27228686A
Authority: JP
Inventors: Masao Yoshizawa; 吉澤　正夫
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-11-15
Filing date: 1986-11-15
Publication date: 1988-05-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は半導体装置、特に誘電体で分離されたＩＣに
関するものである。

〔従来の技術〕

第２図（ａ）〜（ｄ）は、従来の半導体装置の一例を示
す破断側面図、第２図（ａ）は、シリコン基板に島を形
成した状態を示す半導体装置の破断側面図、第２図（ｂ
）は、第２図（ａ）の半導体表面全体に高濃度層と酸化
膜を設けた状態を示す半導体装置の破断側面図、第２図
（ｃ）は、第２図（ｂ）の゛ト導体装置表面に４００μ
〜６００μ厚の多結晶シリコンを形成した状態を示す破
断側面図、第２図（ｄ）は、第２図（Ｃ）のシリコン基
板を研磨し、それぞれの島として分離した状態を示す゛
ｈ導体装置の破断側面図である。

以ド、この従来例を、製造類に従って説１！１１する。

先づＮ型シリコン基板ｌの表面に酸化膜２または酸化膜
・窒化膜２ａを順に堆積し、島となる部分１ａ（第２図
（ａ））を残し、他をエツチングに依り除去する。その
後、シリコンを異方性エツチングして、島が形成できる
。表面の酸化膜２、または窒化膜２ａをエツチングによ
り除去し、表面全体に拡散により高濃度層３を形成する
。続い工、表面に酸化膜４を堆積する（第２図（ｂ））
。表面にＣＶＤ法、により、厚さ４００μ〜６００μの
多結晶シリコン層５を形成する（第２図（Ｃ））。Ｎ型
シリコン基板１を研磨し、それぞれの島として分離され
るようにする。

（発明が解決しようとする問題点）以上のように、従来例においては５多結晶シリコン層５
の厚さが数百μに及ぶために、ＣＶＤ法による堆積に膨
大な時間がかり、また、多結晶シリコン層５の堆積時に
生じる残留応力により、ウェハにソリが発生し、後工程
の研磨の際に、ウニへ面内の研磨量にバラツキがでるな
どの問題点があった。

この発明は、Ｆ記のような従来例の問題点を解消するた
めになされたもので、１１１記堆積時間を減少し、かつ
、応力を軽減し、ウェハのソリをなくした不導体装置を
得ることを目的とする。

〔問題点を解決するための手段〕

このため、この発明においては、ＣＶＤ法により、堆積
する′Ｓｖｊ晶シリフシリン３層薄くし、別に準備した
半導体・薄板を溶着させ、溶着二重構造とすることによ
り、前記目的を達成しようとするものである。

（作用）以上のような手段によれば、多結晶シリコンを堆積する
ＣＶＤ処理時間は短縮され、多結晶シリコン層の残留応
力は軽減され、ウェハにソリを生ずることもなくなる。

〔実施例〕

以下、この発明の一実施例を図面に基づいて説明する。

第１図（ａ）〜（ｅ）は、この発明の半導体装置を製造
類に示した破断側面図、第を図（ａ）。

第１図（ｂ）はｔｉｆ記従来例と同じであり、夫々シリ
コン基板に島を形成した状態、ならびに高濃度層と酸化
膜を設けた状態を示す半導体装置の破断側面図。第１図
（ｃ）は、第１図（ｂ）に多結晶シリコン層を形成し、
別の半導体薄板を載置する状態を示す破断側面図、第１
図（ｄ）は、第１図（ｃ）の多結晶シリコン層と、を導
体薄板を溶着した状態を示す破断側面図、第１図（ｅ）
は、第１図（ｄ）のシリコン基板を研磨し、それぞれの
島として分離した状態を示す半導体装置の破断側面図で
ある。

図中、餌記従来例におけると同一または相当構成要素は
同一符号で表す。

（構成）この実施例の半導体装置である第１図（ｅ）において、
■は、研磨後のＮ型シリコン基板、３はアンチモン（ｓ
ｂ）もしくは砒素（Ａｓ）を不純物とした高濃度層、４
は、厚さ１〜３μの酸化膜。

５は５０μ〜１５０μ厚の多結晶シリコン、層。

６は多結晶シリコン層５に溶着した多結晶薄板。

７は前記溶着部、８ａ、８ｂは、夫々の島である。

以上のような構成により、この実施例の製造過程を示す
。

Ｎ型シリコン基板１の表面を酸化し、酸化膜２を形成し
、その上に窒化膜２ａを堆積後、バターニングを行い、
所定部分を残して窒化膜２ａおよび酸化１ｔＱ　２をエ
ツチングした後、基板シリコンを例えばＫＯＨ含有溶液
を用いてエツチングする。このエツチング深さは、組込
まれる素子の耐圧により、５０μないし１００μ程度と
する（第１図（ａ））。

酸化膜２ならびに窒化１１Ｑ　２　ａをエツチング除去
し、全面にｓｂもしくはＡｓを不純物として拡散を行い
、ｎ＋高濃度層３を形成し、表面を酸化した後、その上
にＣＶＤ法により酸化膜を積み足し、Ｊ７さ１μ〜３μ
の酸化層４を形成するく第２図（ｂ））。

ＣＶＤ法により、表面全面に多結晶シリコン層５を５０
μ〜１５０μ堆積した後、表面を軽く研磨し、平面化す
る。次に、厚さが、例えば３００μ〜５００μ程度の別
の多結晶シリコン薄板（ウェハ）６を準備し、多結晶シ
リコン層５上に載置する（ｆｆｉ１図（Ｃ））。

多結晶シリコン層５と、シリコン薄板を合わせた後、１
１００℃以トの高温処理を行い、溶着部７で溶着する（
第１図（ｄ））。

Ｎ型シリコン基板１をＮ型のに７ｆ８ａ、８ｂかＵいに
分離するまで研磨する（第１図（ｅ））、その後の１程
で、それぞれの、ｌ；５８ａ、８ｂに、それぞれ素子を
形成することになる（図示せず）。

餞記従来例では、ウェハの強度を強くするため、多結晶
シリコン層５を４００μ〜６００μ程度堆積する必要が
あり、この堆積のため膨大な時間を要したが、この発明
によれば５０μ〜１５０μで良いので１７４程度の時間
に短縮できる。また、このように時間が短縮されるので
、クエへの残留応力が軽減され、ウニへのソリを抑える
ことができる。従って、第１図（ｅ）のＮ型シリコン基
板１を研磨する際に、ウェハ面内の形状バラツキを最小
限に抑えることができる。この実施例ではＮ型シリコン
基板１を用いたが、Ｐ型シリコン基板を用いても同様で
ある。

また、この実施例では多結晶シリコン薄板６を用いたが
、Ｑｌ結晶シリコン薄板を用いても同様である。

〔発明の効果）以上説明したように、この発明によれば、半導体薄板層
を多結晶半導体層に溶着することにより、ＣＶＤ炉内で
の多結晶半導体層の堆積処理時間を大巾に節約でき、堆
積厚さも減少できるので、応力を軽減し、ウェハのソリ
をほとんどなくすことかできる。この結果、精度の高い
誘′１π体分離ＩＣを得ることができる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は、この発明の一実施例の゛ｌ′
導体装置をその製造順に示した破断側面図、”ＥＲＩ図
＜ａ＞は、シリコン基板に島を形成した状態を示す破断
側面図、第１図（ｂ）は、第１図（ａ）に高濃度層と、
酸化膜を設けた状態を示す破断側面図、第１図（ｃ）は
、第１図（ｂ）に多結晶シリコン層を形成し、別の半導
体薄板をａ置する状態を示す破断側面図、第１図（ｄ）
は、第１図（Ｃ）の多結晶シリコン層と、半導体薄板を
溶着しだ状態を示す破断側面図、第１図（ｅ）は、第１
図（ｄ）をそれぞれの島として分離した状態を示す破断
側面図、第２図（ａ）〜（ｄ）は従来の半導体装置の一
例を製造順に示す破断側面ＩＡ、第２図（ａ）は、シリ
コン基板に島を形成した状態を示す破断側面図、第２図
（ｂ）は、第２図（ａ）に高濃度層と、酸化膜を設けた
状態を示す破断側面図、第２図（ｃ）は、第２図（ｂ）
の表面に４００μ〜６００μ厚の多結晶シリコン層を形
成した状態を示す破断側面図、第２図（ｄ）は、第２図
（Ｃ）をそれぞれの島として分翔した状態を示す半導体
装置の破断側面図である。１−−−−−−　Ｎ型゛ｒ−導体基板３・・・・・・高濃度層４・・・・・・酸化１漠５・・・・・・多結晶シリコン層６・・・・・・多結晶薄板７・・・・・・溶着部８ａ、８ｂ−一・・・島

Claims

【特許請求の範囲】

複数個の単結晶半導体の島と、該単結晶半導体の島の表
面以外の部分に設けられた酸化膜と該単結晶半導体の島
ならびに酸化膜を囲繞して設けられた多結晶半導体層と
、該多結晶半導体層の下部に設けられた半導体薄板層か
ら成り、該半導体薄板層は、該多結晶半導体層に溶着し
ていることを特徴とする半導体装置。