JPH03211876A - 半導体装置 - Google Patents

半導体装置

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JPH03211876A
JPH03211876A JP2007825A JP782590A JPH03211876A JP H03211876 A JPH03211876 A JP H03211876A JP 2007825 A JP2007825 A JP 2007825A JP 782590 A JP782590 A JP 782590A JP H03211876 A JPH03211876 A JP H03211876A
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JP
Japan
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substrate
layer
film
forming
insulating layer
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Application number
JP2007825A
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English (en)
Inventor
Takeshi Matsutani
松谷 毅
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明l)の実施例の説明図 (第3〜5図)本発明2
)の実施例の説明図   (第1図)本発明3)の実施
例の説明図   (第2図)発明の効果 〔概要〕 本発明は、BiCMOSやトレンチキャパシタを有する
メモリーのような、基板の浅い領域を主に使う素子と、
基板の深い領域を使う素子とが混在している素子へのS
OIの適用に関し。
SOIと素子との整合性を高めることを目的と■支持基
板上に絶縁層を介して素子形成層が形成されたSol構
造の半導体装置において、厚さの異なる素子形成層を有
するように。
■素子形成層の厚さが薄い領域にMO3素子が形成され
、素子形成層の厚い領域にバイポーラ素子が形成されて
なるように。
■厚さの異なる素子形成層が混在したSol基板中にお
いて、素子形成層の厚い領域にトレンチキャパシタが形
成されているように構成する。
〔産業上の利用分野〕
本発明は、BiCMOSやトレンチキャパシタを有する
メモリーのような、基板の浅い領域を主に使う素子と、
基板の深い領域を使う素子とが混在している素子へのS
olの適用に関する。
Solデバイスは耐放射線性に優れる。寄生容量が小さ
い、寄生トランジスタが出来ないためにラッチアップな
どが起きない、などの数々のメリットがある。
一方、高速デバイスで、低消費電力を達成するために、
BiCMOSの需要が増大してきている。
プロセスの整合性を採りなから9各種のデバイスを組合
せ、構築していくのが、高集積半導体デバイスの今後の
傾向であり、SOIとこれらのデバイスとの整合性も重
要になってきている。
〔従来の技術〕
バイポーラデバイスでは1 コレクタ容量を低減し、高
速化を図るために、高濃度の埋め込み層を必要とし、こ
の結果、5μm程度の厚い素子形成層を必要とする。
そこで、BiCMOSをSOI基板に搭載するときにも
、バイポーラ素子に合わせて1厚い素子形成層を有する
SOI基板を用いようとしていた。
〔発明が解決しようとする課題〕
MOS)ランジスタのような基板の浅い領域を利用する
デバイスに関して、厚いSOI基板を使用するメリット
は、耐アルファ線の向」二、ラッチアップフリーとなる
ことに止まり、トランジスタ自体の性能は通常の基板を
使用した場合と変わらないことが分かってきた。
これに対し、ソース・ドレインの拡散層と同程度の厚さ
の基板を使用した場合、寄生容量の減少。
モビリティの向」二などによって、飛躍的な性能の向−
ヒが見込めることが分かってきた。
また、ソース・ドレインの拡散層と同程度の厚さの基板
を用いて、素子−つ一つを完全分離した場合、基板がフ
ローティング状態となるため9M0Sトランジスタのし
きい値電圧が不安定になることが分かっており、基板電
位は固定する必要がある。
しかし9通常用いられている基板コンタクトの方法では
、素子の微細化が図れないため、微細化と両立した基板
電位の固定方法が求められている。
本発明は1以上の点に鑑み、Solとデバイスの整合性
を高めることを目的として提供されるものである。
〔課題を解決するための手段〕
本発明では、MOSデバイスの様な基板の浅い領域を使
用する素子、すなわち表面素子と、バイポーラデバイス
の様な基板の深い領域を使用する素子、すなわちバルク
素子を混在したBiCMOSなどのデバイスにおいては
、SOI基板上の素子形成層の厚さを換える構造を採る
具体的な構造としては、第1図乃至第5図に示したよう
な構造ならびに方法が考えられ、形成方法としては、ウ
ェハー貼り合わせ、SIMOX。
レーザーメルト、エピタキシャル成長などが挙げられる
即ち、前記の問題点は1本発明の、支持基板l上に絶縁
層2を介して素子形成層3が形成されたSol構造の半
導体装置において、厚さの異なる素子形成層を有するこ
とにより、また、素子形成層の厚さが薄い領域にMOS
素子が形成され、素子形成層の厚い領域にバイポーラ素
子が形成されてなることにより、更に、厚さの異なる素
子形成層が混在したSol基板中において、素子形成層
の厚い領域にトレンチキャパシタが形成されていること
により達成される。
〔作用〕
」1記のように1本発明により、ソース・トレインの拡
散層と同程度の厚さの基板にMOSトランジスタなどを
搭載した場合に、素子分離を基板にコンタクトする配線
層によって行い、素子基板に電位を供給する構造をとる
ことが素子微細化の面からも好ましい。
このとき1例えば、nMOSの電位の引出しをエミッタ
またはコレクタ定損の引出しと同時に行えば、また、p
MO3の電位の引出しをベース電極の引出しと同時に行
えば、工程の簡略化が可能である。
〔実施例〕
第1図〜第5図は本発明の各実施例の工程順模式断面図
である。
図において、lは支持基板、2は中間層、3は第1の5
ift膜、4は素子形成層、5は第2の5i02膜、6
は素子分離選択SiO□膜、7はトレンチ、8はnウェ
ル、9は5in2膜、10はpsc膜、llはMOS部
素子分離領域、12はベース・エミッタ形成領域、 1
3はコレクタコンタクト領域、14はMOS部サイドウ
オール5i02膜、15は第1のポリSi膜、16はn
ウェル、 17は第4のSiO□膜、18はエミッタ形
成用窓、【9はエミッタサイドウオール5in2膜、2
0はゲート5i02膜、 21.21’は第2のポリS
i膜、22はnMOsソース・ドレイン、23はpMO
sソース・ドレイン、24はベース、25はエミッター
、26は5in2膜、27はポリSi膜、28は5iO
z膜、29はトランスファゲート、30はソース・ドレ
イン、 31は層間絶縁膜、32はビット線、33はP
SG膜、34はSOI基板、35は絶縁膜、36はSO
I部、37はポリS1膜。
38はトレンチ、39は絶縁膜、40は素子形成層、 
41は絶縁層、42は薄いSi層、43はエピタキシャ
ル層。
44は絶縁層、45は第1の絶縁層、46は第2の絶縁
層、47は支持基板、48は中間層、49は素子基板。
50は支持基板、51は絶縁層、52は素子基板、53
は基板、54は絶縁層、55は厚い絶縁層、56は薄い
絶縁層、57は基板、58は支持基板、59は素子形成
層。
60は第1の絶縁層、 61は支持基板、62は第2の
絶縁層、63は素子形成層、64は絶縁層、65は素子
形成層、66は基板、67は絶縁体基板、68は素子形
成層、69は絶縁層、70はトレンチ、71は絶縁物、
72は5in2膜、73はポリSi膜、74は5in2
膜、75は素子基板、76は深いトレンチ、77は浅い
トレンチ、78は絶縁物である。
本発明の5つの実施例について、順次に説明する。
第1の実施例は3枚のSiからなる基板、即ち。
一番下側の厚い支持基板(と、トレンチによる素子分離
層等を形成する中間層2を作るための基板と9表面の素
子形成を行う薄い素子形成層4を作るための基板とを、
2回にわたって貼り合わせ。
ポリッシュすることにより、所望のSOI基板を得、更
に、薄い素子形成層4に形成したMOSトランジスタの
基板電位を、素子形成層4にコンタクトする配線層によ
って固定した例であり、第1図に示した工程順模式断面
図により説明する。
先ず、第1図(a)に示すように、1枚の600μmの
厚さのSiの支持基板Iの表面を鏡面研磨する。
次に、第1図(b)に示すように、二番目のSRからな
る基板を同様に鏡面研磨して、中間層2を形成し1表面
に11.tmの厚さに第1のSiO□膜3を形成する。
そして、第1図(C)に示すように、第1のSin、膜
3の表面を最初の支持基板1の鏡面研磨した表面側に静
電圧着或いは片面ポリッシュなどによって貼り合わせ、
[枚のSOI基板とする。
貼り付けられた基板の中間層2の裏面から5μmの厚さ
になるまで研磨し、イオン注入等により不純物を導入し
て、中間層2にその導電型をn+型とした埋没層を形成
する。
次に、第1図(d)に示すように、三番目のSiからな
る基板の表面を同様に鏡面研磨して、薄い素子形成層4
を形成しT 5jaN4膜等を利用して一部を1μmの
厚さに選択酸化して、第2の5iOz膜5とする。
そして、第1図(e)に示すように、酸化した側が接着
面になるように、先のSOI基板に貼り合わせ、基板膜
厚か0.3μmになるまで、素子形成層4をポリッシュ
する。
これにより、3枚のSiからなる基板を貼り合わせた1
枚のSol基板が完成する。
これよりMOS及びバイポーラ素子をSOI基板上の素
子形成層に形成する工程を説明するため第1図(f)よ
り横方向に拡大した図で示す。
先ず、第1図(f)のように、素子分離選択SiO2膜
6を900℃の熱酸化により、 6.000人の厚さに
形成し、続いてバイポーラ素子分離用のトレンチ7の形
成を行う。
トレンチ7は9幅!μm、深さ6゜3μmとし。
ポリSi膜が埋めこまれ1表面か6.000人に熱酸化
されている。
このあと、第1図(g)に示すように、イオン注入法に
より、硼素イオン(B+)を加速電圧40keV、  
ドーズl x 1012/ Cm2の注入条件で注入し
1、100°C9窒素(N2)雰囲気中で30分の熱処
理を行って、pウェル8を素子形成層4上に形成し1M
OS分離用の配線及び基板コンタクトの形成を行う。
素子形成層4を300人酸化して、第3の5iOz膜9
を形成後、 PSG膜IOを、 4,500人の厚さに
成長し、パタニングを行う。
パターンは第1図(g)に示すようにMOS部素子分離
領域11の幅を8.000人の、またバイポーラのベー
ス・エミッタ形成領域12の幅を3.4μmの抜きパタ
ーンとしている。
この後、 CVD法により、 5ift膜を全面に形成
し。
RIE法による異方性エツチングによりサイドウオール
のSin、膜I4を形成する。
次に、第1のポリSi膜15を6.000人成長し、エ
ッチバックして素子分離領域11及びベース領域12に
埋め込み1図示しないレジストをマスクとして。
イオン注入法により、ポリSi膜15の中に弗化硼素イ
オン(BF2” )を加速電圧60keV、  ドーズ
量3X10′5/cm2の注入条件で注入後、 1,0
50℃で20分のN2アニールを行い、基板中にもポロ
ンを拡散させ。
pMOSの基板電位の取り出し口を形成すると共に、ベ
ース12を形成する。
また、nウェル16の形成は、イオン注入法により、燐
イオン(P+)を加速電圧40keV、  ドーズ量l
Xl0”7cm2の注入条件で注入し、アニールはpウ
ェルと同時に1.100°Cで30分間、N2雰囲気中
で行う。
こののち、nMOSの基板電位の取り出し口にイオン注
入法により、砒素イオン(As ” )を加速電圧70
keV、  ドーズ量4XlO” / Cm”の注入条
件で注入し、  1,050℃で20分間12雰囲気中
でアニルを行う。このアニールはベース、pMOS基板
電位取り出し口形酸と兼ねることができる。
次に、第1図(h)に示すように、埋め込んだポリSi
膜15の一部を酸化して第4のSiO□膜【7を3゜0
00人の厚さに形成し、ベース形成用の窓18を0゜8
μmの幅に開口し、再び、 CVD法によりサイドウオ
ールの5i02膜19を2.500人の幅に形成する。
よって、エミツタ窓幅は0.3μmとなる。
続いて、第1図(i)に示すように、 PSGSiO1
第3の5iOz膜9を除去し、新たに、ゲート5i02
膜20を形成する。
こののち、バイポーラのエミッタ部のみゲート5iOz
膜20と同士に形成された5t02膜を除去し、エミッ
タ及びゲート電極となる導電材料として第2のポリSi
膜21を成長する。
第2のポリSi膜21はM2S部ではゲート電極を形成
するようにパターニングされ、バイポーラ部では、サイ
ドウオール5i(b膜19にて画定されたエミッタ窓I
8内に埋め込まれる。
続いて、砒素(As)のイオン注入を行う。
pMOS領域17のみマスクされ、nMOSのソース・
ドレイン22及び、エミッタ24へのドーピングが完了
する。
硼素も、9MO3領域のソース・トルイン23を形成す
べく、レジストマスクにより、領域17にのみ注入され
る。
このあとは9通常の配線形成工程を経て、素子形成が完
了する。素子分離配線のコンタクトは周辺部にて行う。
第1図で工程順に説明してきた様に9以上の実施例にお
いて、薄いSOI基板における素子分離を、基板にコン
タクトする配線層によって行う構造について示しである
。同時に、該配線層の形成はエミッタまたはコレクタ形
成と同時に行うことも可能である。
また1本実施例において、バイポーラ部に対するpMO
S,nMOSの位置関係を変えることも可能である。
第1の実施例はバイポーラのエミッタとnM。
Sのソース・ドレイン形成を同時に行ったが、バイポー
ラのエミッタとpMOS(nウェル)の基板コンタクト
を同時に形成する変形例について説明する。
第1図(f)迄の工程は全(共通であり、このあと、第
1図(j)に示すように、イオン注入法により、硼素イ
オン(B+)を加速電圧40keV、  ドーズl x
 10′2/cm2の注入条件で注入し、 1,100
℃、窒素(N、)雰囲気中で30分の熱処理を行って。
nウェル8を素子形成層4上に形成し、MOS分離用の
配線及び基板コンタクトの形成を行う。
素子形成層4を300人酸化して、第3のSiOx膜9
を形成後、 PSG膜IOを、 4.500人の厚さに
成長し、パタニングを行う。
パターンは第1図(j)に示すようにMOS部素子分離
領域Itの幅を8.000人の、またバイポーラのベー
ス・エミッタ形成領域12の幅を3.4μmの抜きパタ
ーンとしている。
この後、 CVD法により、 5ift膜を全面に形成
し。
RIE法による異方性エツチングによりサイドウオール
のSiO2膜14膜形4する。
次に、第1のポリSi膜I5を6.000人成長し、エ
ッチバックして素子分離領域11及びベース領域12に
埋め込み9図示しないレジストをマスクとして。
イオン注入法により、ポリSi膜15の中に弗化硼素イ
オン(BF、” )を加速電圧60keV、  ドーズ
量3XIOI5/cm2の注入条件で注入後、 i、o
so℃で20分のN2アニールを行い、基板中にもボロ
ンを拡散させ。
pMOSの基板電位の取り出し口を形成すると共に、ベ
ースI2を形成する。
また、nウェル16の形成は、イオン注入法により、燐
イオン(P+)を加速電圧40keV、  ドーズ量l
Xl0”/cm2の注入条件で注入し、アニールはnウ
ェルと同時にi、 too℃で3o分間+N2雰囲気中
で行う。
次に、第1図(k)に示すように、埋め込んだポリSi
膜I5の一部を酸化して第4のSt、、膜17を3、0
00人の厚さに形成し、ベース形成用の窓18を0.8
μmの幅に開口し、再び、 CVD法によりサイドウオ
ールのSin、膜19を2.500人の幅に形成する。
よって、エミツタ窓幅は0.3μmとなる。
この後、0.6μmのポリSi膜21を成長し、エッチ
バックして開口部に埋め込む。エミッタ18及びMOS
の基板電位の取り出し口15へ、イオン注入法により、
 As+を加速電圧70keV、  ドーズ量4XIO
s / cm 2の注入条件で注入を行い、熱処理を行
って、ポリSi膜21から基板にAsを拡散させ、エミ
ッタ18.基板取り出し口15の形成を行う。
このアニールはベース、pMOS基板電位取り出し口形
酸と兼ねることができる。
続いて、第1図(1)に示すように、 PSGSiO1
第3の5in2膜9を除去し、新たに、ゲート5i02
膜20を形成する。
ゲート電極となる導電材料として第2のポリSi膜21
’ を成長する。
第2のポリSi膜21’ はM2S部ではゲート電極を
形成するようにパターニングされる。
続いて、砒素(As )のイオン注入を行う。
pMOS領域17及びバイポーラ部がマスクされ。
n M OSのソース・ドレイン22へのドーピングが
完了する。
硼素も、pMOS領域のソース・ドレイン23を形成す
べく、レジストマスクにより、領域I7にのみ注入され
る。
このあとは1通常の配線形成工程を経て、素子形成が完
了する。素子分離配線のコンタクトは周辺部にて行う。
また1本実施例の様な貼り合わせ方をすれば。
第1図(m)に示す場合と異なり、基板の接合面がバッ
クチャネルを作るのを防止することができる。
更に、あらかじめ、高濃度のコレクタ埋め込み層が基板
として形成されているので、工程が簡略化し、また、基
板の並列処理が可能となる。
ここで、SOI基板の作成は、実施例で説明した静電圧
着やボリシング等による貼り合わせ方法のみでなく、S
IMOXなどによって形成したSOI基板の一部を選択
酸化し、開口部からエピタキシャル成長させたり、全面
に成長したポリSi膜をレーサーメルトするなど、貼り
合わせ、51M0X、レーザー・メルトエピタキシャル
成長(ラテラルエピを含む)等の方法を単独、またはこ
れらの組合わせによっても、同様の構造のSOI基板を
得ることができる。
例えば、第1図(n)に示すように、SIMOXで酸素
を打ち込む時の加速電圧を、打ち込む場所ごとに変える
等の方法によって形成したSOI基板であり、ここで、
全面に高加速で注入した後。
MOS形成領域に低加速注入することでも1本発明と同
様な構造の801基板を得ることができる。
第2の実施例は、第1の実施例と同様に3枚のSi基板
を貼り合わせて、1枚のSON基板としたものに、トレ
ンチキャパシタを作成した例で、第2図に示した工程順
模式断面図により説明する。
SOI基板作成迄の工程は前述の第1図(a)〜(e)
に示した工程と全く同じであるため省略する。
中間層2をp+、素子形成層4をpとすれば。
キャパシタンスを上げることができる。
第2図(a)に示すように、素子分離選択SiO2膜6
を形成し1図示しないマスクを用いてl・レンチエツチ
ングを行い、深さ5μ■のトレンチ7を形成する。次に
、トレンチ側面に熱酸化により80人の厚さにSiO□
膜26膜形6する。
第2図(b)に示すように、トレンチ7内にポリSi膜
27を成長し、パターニングしてトレンチキャパシタの
セルプレートとする。
次に、第2図(C)に示すように9通常のMOSトラン
ジスタを形成する。28はSi、Or膜、29はポリS
i膜により形成したトランスファゲート、30はソース
・ドレインである。
最後に、第2図(d)に示すように9層間絶縁のSiO
□膜31.  Affi膜よりなるビット線32.カバ
ー用のPSG膜33を順次形成してSol基板上にトレ
ンチキャパシタを完成する。
第2図(e)はSol基板にSIMOXにて。
薄い801部を形成した例である。Sol基板34と絶
縁膜35と801部36の境界が、先の実施例のような
貼り付ける方法でなく、連続している。
それ以降は、第2図(a)〜(d)の工程と全く同じで
ある。
第2図(a)〜(d)及び(e)の例は、基板が蓄積電
極で、トレンチ内に埋め込んだポリSi膜27がセルプ
レートになっているか、第2図(f)に示した例は、基
板がセルプレートで、ポリSi膜37が蓄積電極となっ
ている。
又1第2図(g)は、トレンチ38が絶縁膜39と接し
ている例である。
第3の実施例は、5μmの素子形成層40を仔するSO
I基板を以下の方法で形成した例であり。
第3図により説明する。
■ウェハーの貼り合わせ。
■SIMOXとエピタキシャル成長の組合せ。
第3図(a)に示すように、SIMOXは。
酸素イオン(02” )を加速電圧150keV、  
ドーズ量2XIO’ ”/ cm2の注入条件でイオン
注入を行った後。
1、150℃のN2アニールを行うことで、0.2μm
の薄いSi層42及び0.5μmの絶縁層41を形成で
きる。
こののち、エピタキシャルSi層43の成長を行って素
子形成層40の厚さを5μmとする。
次いで、第3図(b)に示すように、素子形成層40上
に絶縁層44を形成するが、この形成方法として、以下
の方法が例として挙げられる。
(a)  貼り合わせ。
(b)  SIMOX。
形成条件は前述の通り。
(C)  レーザーメルト。
ポリSi膜を3.000人成長後、アルゴン(Ar )
レーザーを15μmΦに集光し、 l0cm/sでスキ
ャンニングすることにより、単結晶化する。レーザー出
力は2Wとする。
これらの組合わせの内、■−(a)については、既に説
明した。
次に、第4の実施例を第4図に構造実施例として示す。
第4図(a)に示すような、S○■基板内に第1の絶縁
層45及び第2の絶縁層46を形成する方法としては。
先ず、第4図(b)に示すように、第1の絶縁層45を
有する支持基板47上に中間層49形成のための基板を
貼り合わせ、ポリッシュして5μmの厚さとし、更に第
2の絶縁層46を有する素子形成層49形成のための基
板を貼り合わせて、ポリッシングを行い、薄膜素子形成
層の厚さを0.3μm以下にする方法や。
第4図(C)に示すように、SIMOX及びエピタキシ
ャル成長を行った支持基板50に、SIMOXにより絶
縁層5Iを形成した素子形成層52を形成する基板を逆
さにして貼り付けて、裏面からポリッシュする方法や。
4も−  。
第4図(d)に不すよっに、SIMOX及びエピタキシ
ャル成長した基板53に、SIMOXにより絶縁層54
を形成する方法を行うことで、所望の構造を形成するこ
とができる。
第5の実施例として、絶縁層カ月層で形成されている例
を第5図に示す。
形成方法は、第5図(a)に示すような、厚い絶縁層5
5の部分と薄い絶縁層56の部分とを有する基板57を
用意し。
第5図(b)に示すように、素子形成層57を形成する
基板に支持基板58を貼り合わせた上、ポリッシングを
行い、薄膜SOI部59が0.3μm以下になるように
素子形成層57を形成する方法や。
第5図(c)に示すように、第1の絶縁層60を有する
支持基板61と、第2の絶縁層62を有する素子形成層
63形成のための基板とを貼り合わせて。
ポリッシュする方法や。
第5図(d)に示すように、絶縁層64を有する素子形
成層65を形成するための基板66と絶縁体基板67と
を貼り合わせて、素子形成層65を形成するために基板
の表面をポリッシュする方法等がある。
また、前述の第5図(a)に示したような、厚い絶縁層
55と薄い絶縁層56とを共有する素子形成層57の形
成方法としては、第5図(e)に示すように、素子形成
層68に熱酸化またはCVD法により1μmの厚さの薄
い絶縁層69を形成後、絶縁層69を貫いて、素子形成
層68を5μmの深さにトレンチエツチングを行って、
トレンチ70を形成し。
次に、第5図(f)に示すように、トレンチ70の中に
CVD法等により絶縁物71を埋め込む方法や。
更に、第5図(g)に示すように、トレンチ70の側壁
を、 3,000人の厚さに5iOz膜72を形成後。
ポリSi膜73等を埋め込み4表面を酸化して、 6.
000人の厚さのStow膜74膜形4する方法や。
、第5図(h)に示すように、素子基板75に深いトレ
ンチ76を形成後、浅いトレンチ77を1μmの深さに
形成し、絶縁物78を埋め込む方法等がある。
以上9本発明の5つの実施例について説明したが、これ
らの方法以外にも1種々の組合せ方法が可能であり9本
特許を拘束するものではない。
〔発明の効果〕
以上説明した様に1本発明によれば、ウェハーの接合面
において、バックチャネルを作るのを防止でき、またあ
らかじめ、高濃度のコレクタ埋め込み層がウェハーとし
て形成されているので、工程が簡略化し、また、ウェハ
ーの並列処理か可能となる。
【図面の簡単な説明】
第1図は本発明の第1の実施例の工程順模式断面図。 第2図は本発明の第2の実施例の工程順模式断面図。 第3図は本発明の第3の実施例の工程順模式断面図。 第4図は本発明の第4の実施例の工程順模式断面図。 第5図は本発明の悄5の実施例の工程順模式断面図 である。 図において。 lは支持基板、    2は中間層。 3は第1のSiO2膜、  4は素子形成層。 5は第2のSiO□膜、  6は素子分離選択3102
膜。 7はトレンチ、    8はpウェル。 9はSiO2膜、      10はPSG膜。 11はMOS部素子分離領域。 12はベース・エミッタ形成領域。 13はコレクタコンタクト領域。 14はMOS部サイすウオールSiO□膜。 15は第1のポリSi膜、 16はnウェル。 17は第4のSiO□膜、  18はエミッタ形成用窓
19はエミッタサイドウオール5ift膜。 20はゲートsiO□膜、  21は第2のポリSi膜
。 21’ は第2のポリSi膜。 22はnMOsソース・ドレイン。 23はpMOsソース・ドレイン。 24はベース、25はエミッタ。 26はSiO□膜、27はポリSi膜 28は5in2膜、29はトランスファゲート30よソ
ース・ドレイン。 3Iは層間絶縁膜、32はビット線。 33はPSG膜、34まSOI基板。 35は絶縁膜、36は801部。 37はポリSi膜、38はトレンチ。 39は絶縁膜、40は素子形成層。 41ま絶縁層、42ま薄いSi層。 43はエピタキシャル層。 44は絶縁層、45は第1の絶縁層。 46は第2の絶縁層、47は支持基板。 48は中間層、49は素子形成層。 50は支持基板、51は絶縁層。 52は素子形成層、53は基板。 54は絶縁層、55は厚い絶縁層。 56は薄い絶縁層、57は基板。 58は支持基板、59は素子形成層。 60は第1の絶縁層、61は支持基板。 62は第2の絶縁層、63は素子形成層。 64は絶縁層。 66i基板。 68は素子形成層。 70はトレンチ。 72よSiO□膜。 74は5iOt膜。 76ま深いトレンチ。 78は絶縁物 65は素子形成層。 67は絶縁体基板。 69よ絶縁層。 71よ絶縁物。 73よポリSi膜。 75よ素子基板。 77ま浅いトレンチ。 Cl2) 璽−mj、特薮 本弁明の第 (7)大借例の工杜)lI8横穴断面図躬 図C”(の ) 本キ明の第2の大た例の工程j頃模へ断面図第2図(寸
の 本発明の¥20藁距り・l/)l程1項硬式断面図第2
図 (マ02) 第 図 婢 凹

Claims (1)

  1. 【特許請求の範囲】 1)支持基板(1)上に絶縁層(2)を介して素子形成
    層(3)が形成されたSOI構造の半導体装置において
    、厚さの異なる素子形成層を有することを特徴とする半
    導体装置。 2)素子形成層の厚さが薄い領域にMOS素子が形成さ
    れ、素子形成層の厚い領域にバイポーラ素子が形成され
    てなることを特徴とする請求項1記載の半導体装置。 3)厚さの異なる素子形成層が混在したSOI基板中に
    おいて、素子形成層の厚い領域にトレンチキャパシタが
    形成されていることを特徴とする請求項1記載の半導体
    装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142667A (ja) * 2001-08-24 2003-05-16 Seiko Epson Corp 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器
JP2003197882A (ja) * 2001-09-12 2003-07-11 Seiko Epson Corp 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器
US7112822B2 (en) 2001-12-27 2006-09-26 Kabushiki Kaisha Toshiba Semiconductor device using partial SOI substrate and manufacturing method thereof
JP2006310882A (ja) * 2006-06-26 2006-11-09 Toshiba Corp 半導体装置の製造方法
JP2008091935A (ja) * 2007-11-02 2008-04-17 Seiko Instruments Inc 集積回路
US7611928B2 (en) 2002-04-16 2009-11-03 Infineon Technologies Ag Method for producing a substrate
JP4584437B2 (ja) * 2000-10-19 2010-11-24 白土 猛英 半導体装置及びその製造方法
WO2012015022A1 (ja) * 2010-07-30 2012-02-02 京セラ株式会社 複合基板、電子部品、ならびに複合基板および電子部品の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4584437B2 (ja) * 2000-10-19 2010-11-24 白土 猛英 半導体装置及びその製造方法
JP2003142667A (ja) * 2001-08-24 2003-05-16 Seiko Epson Corp 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器
JP2003197882A (ja) * 2001-09-12 2003-07-11 Seiko Epson Corp 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器
US7112822B2 (en) 2001-12-27 2006-09-26 Kabushiki Kaisha Toshiba Semiconductor device using partial SOI substrate and manufacturing method thereof
US7439112B2 (en) 2001-12-27 2008-10-21 Kabushiki Kaisha Toshiba Semiconductor device using partial SOI substrate and manufacturing method thereof
US7611928B2 (en) 2002-04-16 2009-11-03 Infineon Technologies Ag Method for producing a substrate
JP2006310882A (ja) * 2006-06-26 2006-11-09 Toshiba Corp 半導体装置の製造方法
JP2008091935A (ja) * 2007-11-02 2008-04-17 Seiko Instruments Inc 集積回路
WO2012015022A1 (ja) * 2010-07-30 2012-02-02 京セラ株式会社 複合基板、電子部品、ならびに複合基板および電子部品の製造方法

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