JP5289678B2

JP5289678B2 - 電界効果型トランジスタ

Info

Publication number: JP5289678B2
Application number: JP2006004346A
Authority: JP
Inventors: 大介岩井; 大雄近藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-01-12
Filing date: 2006-01-12
Publication date: 2013-09-11
Anticipated expiration: 2026-01-12
Also published as: JP2007188984A

Description

本発明は電界効果型トランジスタに関するものであり、特に、カーボンナノチューブをチャネルとする小型の高周波用電界効果トランジスタにおける高速性向上のためのゲート電極およびチャネルの構造に特徴のある電界効果型トランジスタに関するものである。

トランジスタの高周波回路応用を考えた場合、当然のことながらトランジスタには高速動作が要求されるが、その要求に応えるものとしてカーボンナノチューブをチャネルに用いたトランジスタの報告例が多く見られる（例えば、特許文献１参照）。

しかし、報告されているカーボンナノチューブトランジスタのほとんどがＤＣ動作確認にとどまっており、高速動作の報告はほとんどない。
これはチャネルとなるカーボンナノチューブの径が数ｎｍと非常に小さいため体積に対する表面積の割合が大きく周辺の影響を受けやすいこと、チャネルとなるチューブの本数が数本程度であり、駆動できる電流が１０μＡ程度と小さいことによる。

即ち、他のトランジスタ、たとえばＭＯＳトランジスタなどに比べて真性容量に対する寄生容量比が非常に大きくなり、その結果、高速動作出来ないということが現状のカーボンナノチューブトランジスタが抱える大きな問題点であるので、この事情を図１１を参照して説明する。

図８参照
図８の上段図はカーボンナノチューブＦＥＴの概略的斜視図であり、下段図はチャネル長方向に沿った断面図である。
サファイア等の絶縁性基板５１上に触媒作用のあるソース電極５２とソース電極５２に対向するように触媒作用のないドレイン電極５３を設け、ソース電極５２を接地するとともにドレイン電極５３を正にバイアスした状態で半導体的性質を有するカーボンナノチューブ５４を成長させてチャネルとしたのち、絶縁膜５５を設けてカーボンナノチューブ５４を埋め込み、カーボンナノチューブ５４の表面を覆う絶縁膜５５をゲート絶縁膜とし、ゲート絶縁膜上にゲート電極５６を設け、絶縁性基板５１の裏面に接地電極５７を設けたものである。

このようなカーボンナノチューブＦＥＴにおいては、チャネルとゲート電極、ソース電極及びドレイン電極との間の真性容量Ｃ_int以外に、接地電極５７とゲート電極５６、ソース電極５２、ドレイン電極５３及びカーボンナノチューブ５４との間に寄生容量Ｃ_extが形成される。

トランジスタの高速性の指標である電流利得遮断周波数ｆ_Tは、ｇ_mをトランスコンダクタンス、Ｃ_intを真性容量、Ｃ_extを寄生容量とすると、
ｆ_T〜ｇ_m／｛２π（Ｃ_int＋Ｃ_ext）｝
で表されるが、上述のカーボンナノチューブＦＥＴにおいては真性容量Ｃ_intに対する寄生容量Ｃ_extが大きいので電流利得遮断周波数ｆ_Tが小さくなり、高速動作ができないという問題がある。

なお、トランジスタの小型化或いは高速化等のために、ゲート電極を金属性カーボンナノチューブで構成すること（例えば、特許文献２参照）も提案されている。
特開２００５−１１６６１８号公報特開２００３−１０９９７４号公報

図９参照
カーボンナノチューブＦＥＴにおいて、寄生容量を減らす方法としては、図９に示すように、カーボンナノチューブを基板面に対して平行に多数本成長することが考えられ、それによって、真性容量に対する寄生容量比を低減することが可能である。

しかし、その反面、デバイス面積が大きくなってしまい、カーボンナノチューブトランジスタの１つの利点である微細トランジスタとしてのメリットが薄れてしまうという問題が出てくる。

したがって、本発明は、デバイス面積の増大を招くことなく、真性容量に対する寄生容量比を低減して高速動作を可能にすることを目的とする。

図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、電界効果型トランジスタにおいて、絶縁性基板１と、前記絶縁性基板１上に設けられたチャネルとなる半導体的性質を示す下側のカーボンナノチューブ４と、前記下側のカーボンナノチューブ４上にレジストパターンを利用して形成された主ゲート電極５と、前記主ゲート電極５上に設けられたチャネルとなる半導体的性質を示す上側のカーボンナノチューブ９とを有し、前記上側のカーボンナノチューブ９と前記下側のカーボンナノチューブ４とが、積層方向から見て投影的に重なる領域に設けられているとともに、前記絶縁性基板１の裏面に接地電極を有することを特徴とする。

この構造を用いることで、従来と比較してデバイス面積は同じ状態で、駆動電流を２倍にすることができる。
即ち、寄生容量の増大無しにデバイスサイズを２倍にでき、その結果としてデバイス面積を大きくしないまま、真性容量に対する寄生容量比を低減し、カーボンナノチューブトランジスタの高速動作が実現可能になる。

例えば、トランジスタの高速性の指標である電流利得遮断周波数ｆ_Tは、ｇ_mをトランスコンダクタンス、Ｃ_intを真性容量、Ｃ_extを寄生容量とすると、
ｆ_T〜ｇ_m／｛２π（Ｃ_int＋Ｃ_ext）｝
となる。

この場合、ｇ_m及び真性容量Ｃ_intはデバイスサイズに比例するのに対して、寄生容量Ｃ_extはデバイスサイズによらず一定であるので、本発明による構造を用いることでデバイスサイズが２倍になるのに伴ってｇ_m、Ｃ_intも２倍になり、結果としてｆ_Tを向上させることができる。

また、本発明は、電界効果型トランジスタにおいて、複数の積層された複数の主ゲート電極５の各主ゲート電極５の上下に半導体的性質を示すカーボンナノチューブ４，９からなるチャネルを有することを特徴とする。

このように、半導体的性質を示すカーボンナノチューブ４，９からなるチャネルを多層化することによって、デバイス面積一定のまま、さらにデバイスサイズを増加させることができ、例えば、カーボンナノチューブ４，９からなるチャネルをＮ層にした場合の電流利得遮断周波数ｆ_Tは、
ｆ_T〜Ｎ・ｇ_m／｛２π（ＮＣ_int＋Ｃ_ext）｝
となり、Ｎの増加に伴ってｆ_Tが増加する。

この場合、カーボンナノチューブ４，９からなるチャネルの内の最下層のチャネルと絶縁性基板１との間に埋め込みゲート電極を設けても良いし、或いは、カーボンナノチューブ４からなるチャネルの内の最上層のチャネルの上に付加ゲート電極を設けても良く、それによって、電流駆動能力を高めることができる。

また、本発明は、電界効果型トランジスタの製造方法において、絶縁性基板１上にＡｌ膜上にＦｅ膜を設けたＦｅ／Ａｌ積層薄膜からなる触媒作用を有する第１の電極２を設けるとともに、第１の電極２に間隔を隔てて対向する触媒作用を有さない第２の電極３を設ける工程、第１の電極２と第２の電極３の間の端部にＴａ膜上にＦｅ膜を設けたＦｅ／Ｔａ積層薄膜からなる触媒作用を有する第３の電極を設けるとともに第１の電極２と第２の電極３を結ぶ方向に対して交わる方向に第３の電極に間隔を隔てて対向する触媒作用を有さない第４の電極を設ける工程と、第１の電極２を成長基点として第２の電極３に達する半導体的性質を示すカーボンナノチューブ４を成長させてチャネルとすると同時に、第３の電極を成長基点として第４の電極方向に延在する金属的性質を示すカーボンナノチューブを成長させて主ゲート電極５を形成する工程、チャネル上と主ゲート電極５間においてゲート絶縁膜になるとともに、チャネルとゲート電極５とを覆う絶縁膜６を形成する工程と、絶縁膜６上に前記第１の電極２と投影的に重なるようにＦｅ／Ａｌ積層薄膜からなる触媒作用を有する第５の電極７を設けるとともに、第２の電極３と投影的に重なるように触媒作用を有さない第６の電極８を設ける工程、及び、第５の電極７を成長基点として第６の電極８に達する半導体的性質を示すカーボンナノチューブ９を成長させてチャネルとする工程とを有することを特徴とする。

このように、成長するカーボンナノチューブ４の電気的特性の触媒構造依存性を利用することによって、チャネルとなる半導体的性質を有するカーボンナノチューブ４と主ゲート電極５となる金属的性質を有するカーボンナノチューブ４とを同時に成長させることができ、製造工程数を減らすことができる。

本発明では、ゲート電極の上下に半導体的性質を示すカーボンナノチューブチャネルを設ける構造を基本構造として用いることにより、デバイス面積を大きくしないまま、高速動作するカーボンナノチューブトランジスタを実現することができる。

本発明は、少なくとも一層以上設けたゲート電極の上下に半導体的性質を示すカーボンナノチューブからなるチャネルを設けるものであり、必要に応じてチャネルの内の最下層のチャネルと基板との間に或いはカーボンナノチューブからなるチャネルの内の最上層のチャネルの上の少なくとも一方に別個のゲート電極を設けるものである。

ここで、図２乃至図４を参照して、本発明の実施例１のカーボンナノチューブＦＥＴの製造工程を説明する。
図２参照
まず、サファイア基板１１上に、レジストパターン（図示を省略）をマスクとしてスパッタ法により厚さが、例えば、５ｎｍのＡｌ膜１３及び厚さが、例えば、１ｎｍの触媒作用を有するＦｅ膜１４を順次堆積させたのちレジストパターンを除去することによって第１のソース電極１２とする。

次いで、再び、レジストパターン（図示を省略）をマスクとしてスパッタ法により厚さが、例えば、６ｎｍのＡｌ膜をソース電極１２と例えば５μｍの間隙をあけて対向するように堆積させたのちレジストパターンを除去することによって第１のドレイン電極１５とする。

次いで、ＣＶＤ法を用いて、プロセスガスとしてアセチレンガスを用いるとともに、キャリアガスとしてＡｒガスもしくは水素ガスを用い、ソース電極１２−ドレイン電極１５間に直流電界を印加した状態で、例えば、１００Ｐａの圧力において、６００℃の成長温度で複数本の第１のカーボンナノチューブ１６を形成する。

この時、例えば、６００℃の成長温度においてソース電極１２の表面を構成するＦｅ膜１４は温度の影響により粒子状になるが、この粒子の径は下地のＡｌとの濡れ性を反映して小径となるので、成長するカーボンナノチューブ１６は半導体的性質を有する単層カーボンナノチューブとなるので、チャネルを構成することになる。

また、成長過程において、ソース電極１２−ドレイン電極１５間に直流電界を印加しているので、カーボンナノチューブ１６はソース電極１２上のＦｅ膜１４を成長起点としてドレイン電極１５に向かって成長し、ドレイン電極１５に充分達した時点で成長を終了する。
因に、成長時間は、例えば、４０分とする。

次いで、スピンコートおよびアニールにより、例えば、カーボンナノチューブ１６表面上に堆積する厚みが１０ｎｍになるようにＳＯＧ膜１７を堆積させてカーボンナノチューブ１６の間隙を埋めるとともに、カーボンナノチューブ１６上に堆積した部分をゲート絶縁膜１８とする。

図３参照
次いで、レジストパターン（図示を省略）をマスクとしてスパッタ法により、厚さが、例えば、１０ｎｍのＴｉ膜２０、厚さが、例えば、１００ｎｍのＰｔ層２１、及び、厚さが、例えば、１０ｎｍのＴｉ膜２２を順次堆積させのちレジストパターンを除去することによってゲート電極１９を形成する。

次いで、スピンコートおよびアニールにより、例えば、ゲート電極１９の表面上に堆積する厚みが１０ｎｍになるようにＳＯＧ膜２３を堆積させて後述する第２のカーボンナノチューブに対するゲート絶縁膜２４とする。

次いで、再び、レジストパターン（図示を省略）をマスクとしてスパッタ法により厚さが、例えば、５ｎｍのＡｌ膜２６及び厚さが１ｎｍの触媒作用を有するＦｅ膜２７を順次堆積させたのちレジストパターンを除去することによって第２のソース電極２５とし、次いで、同様の方法を用いて、例えば６ｎｍのＡｌ膜を形成し第２のドレイン電極２８とする。

次いで、第１のカーボンナノチューブ１６と同様の成長方法を用いて複数本の第２のカーボンナノチューブ２９を形成した後、全面にＳＯＧ膜３０を堆積させ、最後にサファイア基板の裏面にＡｌからなる接地電極３１を設けることによって、本発明の実施例１のカーボンナノチューブＦＥＴの基本構成が完成する。
なお、説明は省略するものの、ソース電極同士及びドレイン電極同士はプラブ（スルービア）を介して電気的に接続されている。

図４参照
図４は、本発明の実施例１のカーボンナノチューブＦＥＴの概略的斜視図である。
この場合、上述のように、トランジスタの高速性の指標である電流利得遮断周波数ｆ_Tは、
ｆ_T〜ｇ_m／｛２π（Ｃ_int＋Ｃ_ext）｝
で表されるが、ｇ_m及び真性容量Ｃ_intはデバイスサイズに比例するのに対して、寄生容量Ｃ_extはデバイスサイズによらず一定であるので、実効的デバイスサイズが２倍になるのに伴ってｇ_m、Ｃ_intも２倍になり、結果としてｆ_Tを向上させることができる。

次に、図５を参照して本発明の実施例２のカーボンナノチューブＦＥＴを説明する。
図５参照
図５は、本発明の実施例２のカーボンナノチューブＦＥＴの概略的斜視図であり、この実施例２のカーボンナノチューブＦＥＴは上記の実施例１の積層工程を複数回（図においては３回）繰り返すことで多層のカーボンナノチューブ１６，２９，３５，４０からなるチャネルを有するカーボンナノチューブＦＥＴとしたものである。
なお、説明は省略するものの、ソース電極同士、ドレイン電極同士及びゲート電極同士はプラブ（スルービア）を介して電気的に接続されている。

この実施例２においては、ゲート電極１９，３２，３７とカーボンナノチューブチャネルの更なる多層化によって、駆動電流を大きくすることができるとともに、カーボンナノチューブ１６，２９，３５，４０からなるチャネルをＮ層にした場合の電流利得遮断周波数ｆ_Tは、
ｆ_T〜Ｎ・ｇ_m／｛２π（ＮＣ_int＋Ｃ_ext）｝
で表され、Ｎの増加に伴って増加するｇ_m及び真性容量Ｃ_intに対して、寄生容量Ｃ_extの比率がさらに小さくなり、その結果、ｆ_Tが大きくなるので、より高速化が可能になる。

次に、図６を参照して本発明の実施例３のカーボンナノチューブＦＥＴを説明する。
図６参照
図６は、本発明の実施例３のカーボンナノチューブＦＥＴの概略的斜視図であり、この実施例３のカーボンナノチューブＦＥＴは上記の実施例１のカーボンナノチューブＦＥＴの第１のカーボンナノチューブ１６と絶縁性基板１１との間にＴｉ／Ｐｔ／Ｔｉ構造の埋込ゲート電極４２を設けたものである。

この実施例３においては、埋込ゲート電極４２を設けているので、第１のカーボンナノチューブ１６からなるチャネルの電流駆動能力をさらに高めることができる。
なお、説明は省略するものの、ソース電極同士、ドレイン電極同士及びゲート電極同士はプラブ（スルービア）を介して電気的に接続されている。

次に、図７を参照して本発明の実施例４のカーボンナノチューブＦＥＴを説明する。
図７参照
図７は、本発明の実施例４のカーボンナノチューブＦＥＴの概略的斜視図であり、この実施例４のカーボンナノチューブＦＥＴは上記の実施例３のカーボンナノチューブＦＥＴの第２のカーボンナノチューブ２９上にＴｉ／Ｐｔ／Ｔｉ構造の付加ゲート電極４３を設け、この付加ゲート電極４３をＳＯＧ膜４４で埋め込んだものである。

この実施例４においては、付加ゲート電極４３を設けているので、第２のカーボンナノチューブ２９からなるチャネルの電流駆動能力をさらに高めることができる。
なお、説明は省略するものの、ソース電極同士、ドレイン電極同士及びゲート電極同士はプラブ（スルービア）を介して電気的に接続されている。

以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、カーボンナノチューブの成長に要する原料ガスはアセチレンガスに限られるものではなく、メタンやエチレン等の炭化水素ガス或いはメタノール等のアルコールガスを用いても良いものであり、成長方法についてもＣＶＤ法に限られるものではなく、アーク放電法或いはレーザアブレーション法等の他の成長方法を用いても良いものである。

また、上記の実施例においては、触媒として下地によって成長するカーボンナノチューブの導電特性を制御できるＦｅを用いているが、Ｆｅに限られるものではなく、Ｃｏ，Ｎｉ，Ｐｔ，Ｒｈ、或いは、これらの触媒１種以上とＴｉ，Ｍｏ，Ａｌ，Ｔａなど１種以上との合金を用いても良く、また触媒の形状も薄膜に限られるものではなく、微分型静電分級器などにより直径制御された微粒子を用いても良いものであり、その場合には、金属性カーボンナノチューブと半導体性カーボンナノチューブを成長する工程でそれぞれに好適な原料ガス、成長温度、下地金属などの成長条件を採用すれば良い。

また、上記の実施例１乃至実施例４においては、絶縁性基板としてサファイアを用いているが、サファイアに限られるものではなく、カーボンナノチューブの成長温度に耐えられる絶縁性基板であれば良く、例えば、パイレック（登録商標名）等の耐熱性ガラスを用いても良く、或いは、シリコン基板等の表面にＳｉＯ2 膜等の絶縁膜を設けた基板を用いても良いものである。

また、上記の実施例４においては、付加ゲート電極を埋込ゲート電極とともに設けているが、埋込ゲート電極を省略して付加ゲート電極のみを設けても良いものである。

また、上記の実施例３及び実施例４は実施例１に対する変形例として示しているが、実施例２或いはその多層化した変形例に対しても適用されるものであり、実施例２はその多層化した変形例において、埋込ゲート電極及び付加ゲート電極の少なくとも一方を設ければ良い。

ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１）絶縁性基板１と、前記絶縁性基板１上に設けられたチャネルとなる半導体的性質を示す下側のカーボンナノチューブ４と、前記下側のカーボンナノチューブ４上にレジストパターンを利用して形成された主ゲート電極５と、前記主ゲート電極５上に設けられたチャネルとなる半導体的性質を示す上側のカーボンナノチューブ９とを有し、前記上側のカーボンナノチューブ９と前記下側のカーボンナノチューブ４とが、積層方向から見て投影的に重なる領域に設けられているとともに、前記絶縁性基板１の裏面に接地電極を有することを特徴とする電界効果型トランジスタ。
（付記２）複数の積層された複数の主ゲート電極５の各ゲート電極５の上下に半導体的性質を示すカーボンナノチューブ４，９からなるチャネルを有することを特徴とする電界効果型トランジスタ。
（付記３）上記カーボンナノチューブ４，９からなるチャネルの内の最下層のチャネルと絶縁性基板１との間に埋め込みゲート電極を有することを特徴とする付記１または付記２に記載の電界効果型トランジスタ。
（付記４）上記カーボンナノチューブ４，９からなるチャネルの内の最上層のチャネルの上に付加ゲート電極を有することを特徴とする付記１乃至付記３のいずれか１に記載の電界効果型トランジスタ。

本発明の活用例としては、高周波回路用トランジスタ及びその製造方法が典型的なものであるが、高周波回路用に限られるものではなく、また、製造方法としては、触媒となるＦｅの下地をＡｌとＴａとした成長用電極を選択的に設けることによって、半導体性カーボンナノチューブと金属性カーボンナノチューブとを任意の位置に同時に成長させることも可能になる。

本発明の原理的構成の説明図である。本発明の実施例１のカーボンナノチューブＦＥＴの途中までの製造工程の説明図である。本発明の実施例１のカーボンナノチューブＦＥＴの図２以降の製造工程の説明図である。本発明の実施例１のカーボンナノチューブＦＥＴの概略的斜視図である。本発明の実施例２のカーボンナノチューブＦＥＴの概略的斜視図である。本発明の実施例３のカーボンナノチューブＦＥＴの概略的斜視図である。本発明の実施例４のカーボンナノチューブＦＥＴの概略的斜視図である。カーボンナノチューブＦＥＴの構造説明図である。改良型カーボンナノチューブＦＥＴの構造説明図である。

１絶縁性基板
２第１の電極
３第２の電極
４カーボンナノチューブ
５ゲート電極
６絶縁膜
７第５の電極
８第６の電極
９カーボンナノチューブ
１１サファイア基板
１２ソース電極
１３Ａｌ膜
１４Ｆｅ膜
１５ドレイン電極
１６カーボンナノチューブ
１７ＳＯＧ膜
１８ゲート絶縁膜
１９ゲート電極
２０Ｔｉ膜
２１Ｐｔ層
２２Ｔｉ膜
２３ＳＯＧ膜
２４ゲート絶縁膜
２５ソース電極
２６Ａｌ膜
２７Ｆｅ膜
２８ドレイン電極
２９カーボンナノチューブ
３０ＳＯＧ膜
３１接地電極
３２ゲート電極
３３ソース電極
３４ドレイン電極
３５カーボンナノチューブ
３６ＳＯＧ膜
３７ゲート電極
３８ソース電極
３９ドレイン電極
４０カーボンナノチューブ
４１ＳＯＧ膜
４２埋込ゲート電極
４３付加ゲート電極
４４ＳＯＧ膜
５１絶縁性基板
５２ソース電極
５３ドレイン電極
５４カーボンナノチューブ
５５絶縁膜
５６ゲート電極
５７接地電極

Claims

絶縁性基板と、
前記絶縁性基板上に設けられたチャネルとなる半導体的性質を示す下側のカーボンナノチューブと、
前記下側のカーボンナノチューブ上にレジストパターンを利用して形成された主ゲート電極と、
前記主ゲート電極上に設けられたチャネルとなる半導体的性質を示す上側のカーボンナノチューブと
を有し、
前記上側のカーボンナノチューブと前記下側のカーボンナノチューブとが、積層方向から見て投影的に重なる領域に設けられているとともに、
前記絶縁性基板の裏面に接地電極を有することを特徴とする電界効果型トランジスタ。
前記カーボンナノチューブからなるチャネルの内の最下層のチャネルと基板との間に埋め込みゲート電極を有することを特徴とする請求項１に記載の電界効果型トランジスタ。
前記カーボンナノチューブからなるチャネルの内の最上層のチャネルの上に付加ゲート電極を有することを特徴とする請求項１または請求項２に記載の電界効果型トランジスタ。